JPH0571177B2 - - Google Patents
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- JPH0571177B2 JPH0571177B2 JP28712786A JP28712786A JPH0571177B2 JP H0571177 B2 JPH0571177 B2 JP H0571177B2 JP 28712786 A JP28712786 A JP 28712786A JP 28712786 A JP28712786 A JP 28712786A JP H0571177 B2 JPH0571177 B2 JP H0571177B2
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- conductor
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- insulating plate
- layer conductor
- wire
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、厚膜多層混成集積回路に関し、特に
電気部品とワイヤを介してボンデイングされる導
電パツド部を改良した厚膜多層混成集積回路に係
わる。
電気部品とワイヤを介してボンデイングされる導
電パツド部を改良した厚膜多層混成集積回路に係
わる。
（従来の技術）
従来より高密度実装を図るために第２図に示す
構造の厚膜多層混成集積回路が知られている。即
ち、図中の１はアルミナ等からなる絶縁板であ
り、この絶縁板１の表面の所定領域には抵抗体２
が抵抗ペーストの印刷、焼成工程を施す厚膜技術
により設けられている。前記絶縁板１表面には、
例えば銅を主体とした第１層導体３が導体ペース
トの印刷、焼成工程を施す厚膜技術により設けら
れ、かつ前記絶縁板１の電気部品、例えば半導体
素子実装領域周囲の大部分には該第１層導体３と
一体化された複数の導体パツド部４が設けられて
いる。なお、前記第１層導体３のうちの前記抵抗
体２の両端側に位置する導体３，３には該抵抗体
２の両端部を被覆して接続を行なうための接続部
５ａ，５ｂが設けられている。前記絶縁板１上に
は、第２層導体６が厚膜技術により設けられ、か
つ前記絶縁板１の前記導体パツド部４を除く半導
体素子実装領域周囲には該第２層導体６と一体化
された複数の導体パツド部７が設けられている。
なお、前記第１層導体３上を横切る第２層導体６
の下には絶縁層８が絶縁ペーストの印刷、焼成工
程を施す厚膜技術により設けられている。こうし
た絶縁板１、抵抗体２、第１、第２層導体３，
６、導体パツド部４，７及び絶縁層８により回路
基板９を構成している。そして、前記回路基板９
の絶縁板１には上面に複数の電極パツド（図示せ
ず）を形成した半導体素子（ベアチツプ）１０が
実装されている。この半導体素子１０上の電極パ
ツドは、その周囲に形成された前記導体パツド部
４，７とワイヤ１１を介してボンデイング、接続
されている。更に前記第１層導体３の別の接続部
１２ａ，１２ｂにはチツプ部品１３が実装されて
いる。
構造の厚膜多層混成集積回路が知られている。即
ち、図中の１はアルミナ等からなる絶縁板であ
り、この絶縁板１の表面の所定領域には抵抗体２
が抵抗ペーストの印刷、焼成工程を施す厚膜技術
により設けられている。前記絶縁板１表面には、
例えば銅を主体とした第１層導体３が導体ペース
トの印刷、焼成工程を施す厚膜技術により設けら
れ、かつ前記絶縁板１の電気部品、例えば半導体
素子実装領域周囲の大部分には該第１層導体３と
一体化された複数の導体パツド部４が設けられて
いる。なお、前記第１層導体３のうちの前記抵抗
体２の両端側に位置する導体３，３には該抵抗体
２の両端部を被覆して接続を行なうための接続部
５ａ，５ｂが設けられている。前記絶縁板１上に
は、第２層導体６が厚膜技術により設けられ、か
つ前記絶縁板１の前記導体パツド部４を除く半導
体素子実装領域周囲には該第２層導体６と一体化
された複数の導体パツド部７が設けられている。
なお、前記第１層導体３上を横切る第２層導体６
の下には絶縁層８が絶縁ペーストの印刷、焼成工
程を施す厚膜技術により設けられている。こうし
た絶縁板１、抵抗体２、第１、第２層導体３，
６、導体パツド部４，７及び絶縁層８により回路
基板９を構成している。そして、前記回路基板９
の絶縁板１には上面に複数の電極パツド（図示せ
ず）を形成した半導体素子（ベアチツプ）１０が
実装されている。この半導体素子１０上の電極パ
ツドは、その周囲に形成された前記導体パツド部
４，７とワイヤ１１を介してボンデイング、接続
されている。更に前記第１層導体３の別の接続部
１２ａ，１２ｂにはチツプ部品１３が実装されて
いる。
上述した従来の厚膜多層混成集積回路では、設
計上の自由度を高めたり、実装密度を向上させる
観点から半導体素子１０を第１層導体３と共に形
成される導体パツド部４のみならず第２層導体６
と共に形成される導体パツド部７にワイヤ１１を
介してボンデイングした構造になつている。しか
しながら、第２層導体６と共に形成される導体パ
ツド部７は第１層導体３と共に形成される導体パ
ツド部４と比べて焼成回数が２回少ない、つまり
第１層導体３は該導体３形成時の焼成、絶縁層８
を形成するための焼成及び第２層導体６を形成す
るための焼成と合計３回の焼成が加わるの対して
第２層導体６の場合は１回のみの焼成であるの
で、表面はガラス分が多く、つまり表面状態が悪
く、更に絶縁板１に対する密着強度も低い。その
結果、かかる第２層導体６と共に形成される導体
パツド部７にワイヤ１１をボンデイングすると、
ボンデイング強度の低下によるボンデイング不良
等を生じる問題があつた。なお、第２層導体６よ
り焼成回数の多い第１層導体３と共に形成される
導体パツド部４のみを絶縁板１の半導体素子実装
領域周囲に設けて、前記ボンデイング不良を解消
することが考えられるが、かかる構造を採用する
と既述したように設計の自由度や高密度実装を阻
害される。
計上の自由度を高めたり、実装密度を向上させる
観点から半導体素子１０を第１層導体３と共に形
成される導体パツド部４のみならず第２層導体６
と共に形成される導体パツド部７にワイヤ１１を
介してボンデイングした構造になつている。しか
しながら、第２層導体６と共に形成される導体パ
ツド部７は第１層導体３と共に形成される導体パ
ツド部４と比べて焼成回数が２回少ない、つまり
第１層導体３は該導体３形成時の焼成、絶縁層８
を形成するための焼成及び第２層導体６を形成す
るための焼成と合計３回の焼成が加わるの対して
第２層導体６の場合は１回のみの焼成であるの
で、表面はガラス分が多く、つまり表面状態が悪
く、更に絶縁板１に対する密着強度も低い。その
結果、かかる第２層導体６と共に形成される導体
パツド部７にワイヤ１１をボンデイングすると、
ボンデイング強度の低下によるボンデイング不良
等を生じる問題があつた。なお、第２層導体６よ
り焼成回数の多い第１層導体３と共に形成される
導体パツド部４のみを絶縁板１の半導体素子実装
領域周囲に設けて、前記ボンデイング不良を解消
することが考えられるが、かかる構造を採用する
と既述したように設計の自由度や高密度実装を阻
害される。
（発明が解決しようとする問題点）
本発明は、上記従来の問題点を解決するために
なされたもので設計の自由度の低下や実装密度の
低下を招くことなく、良好なボンデイング及び絶
縁板への密着性を高めた高信頼性の厚膜多層混成
集積回路を提供しようとするものである。
なされたもので設計の自由度の低下や実装密度の
低下を招くことなく、良好なボンデイング及び絶
縁板への密着性を高めた高信頼性の厚膜多層混成
集積回路を提供しようとするものである。
［発明の構成］
（問題点を解決するための手段）
本発明は、絶縁板上に多層導体を形成した厚膜
回路基板と、この回路基板の絶縁板上に実装さ
れ、上面に電極パツドを有する電気部品とを備え
た厚膜多層混成集積回路において、前記電気部品
周辺の前記絶縁板上に第１層導体と共に形成さ
れ、該第１層導体を含む第２層以降の導体が接続
される複数の導体パツド部を設け、かつ各パツド
部に前記電気部品の電極パツドをワイヤを介して
ボンデイングして接続したことを特徴とする厚膜
多層混成集積回路である。
回路基板と、この回路基板の絶縁板上に実装さ
れ、上面に電極パツドを有する電気部品とを備え
た厚膜多層混成集積回路において、前記電気部品
周辺の前記絶縁板上に第１層導体と共に形成さ
れ、該第１層導体を含む第２層以降の導体が接続
される複数の導体パツド部を設け、かつ各パツド
部に前記電気部品の電極パツドをワイヤを介して
ボンデイングして接続したことを特徴とする厚膜
多層混成集積回路である。
（作用）
上述した構成の本発明によれば、電気部品、例
えば半導体素子とワイヤによりボンデイングされ
る導体パツド部として全て焼成回数の最も多い第
１層導体と共に形成されたものを用いる。具体的
には、導体が２層構造の場合には第１層導体と共
に形成される導体パツド部は合計３回の焼成、導
体が３層構造の場合には第１層導体と共に形成さ
れる導体パツド部は合計５回の焼成がなされ、最
上層の導体と共に形成される導体パツド部に比べ
て焼成回数が格段に多くなる。その結果、前記導
体パツド部は表面状態が良好で、かつ絶縁板との
密着性の良好となるため、ワイヤとのボンデイン
グ強度等が格段に向上され、高信頼性の厚膜多層
混成集積回路を得ることができる。また、第１層
導体と共に形成された導体バツド部の所定箇所は
第２層以降の導体と接続されるため、従来の第２
層以降の導体と共に導体パツド部を形成する手法
と同様、設計の自由度や高密度実装が可能とな
る。
えば半導体素子とワイヤによりボンデイングされ
る導体パツド部として全て焼成回数の最も多い第
１層導体と共に形成されたものを用いる。具体的
には、導体が２層構造の場合には第１層導体と共
に形成される導体パツド部は合計３回の焼成、導
体が３層構造の場合には第１層導体と共に形成さ
れる導体パツド部は合計５回の焼成がなされ、最
上層の導体と共に形成される導体パツド部に比べ
て焼成回数が格段に多くなる。その結果、前記導
体パツド部は表面状態が良好で、かつ絶縁板との
密着性の良好となるため、ワイヤとのボンデイン
グ強度等が格段に向上され、高信頼性の厚膜多層
混成集積回路を得ることができる。また、第１層
導体と共に形成された導体バツド部の所定箇所は
第２層以降の導体と接続されるため、従来の第２
層以降の導体と共に導体パツド部を形成する手法
と同様、設計の自由度や高密度実装が可能とな
る。
（発明の実施例）
以下、本発明の実施例を第１図を参照して詳細
に説明する。
に説明する。
図中の２１は、アルミナ等からなる絶縁板であ
り、この絶縁板２１の表面の所定領域には抵抗体
２２が抵抗ペーストの印刷、焼成工程を施す厚膜
技術により設けられている。前記絶縁板２１表面
には、例えば銅を主体とした第１層導体２３が導
体ペーストの印刷、焼成工程を施す厚膜技術によ
り設けられ、かつ前記絶縁板２１上に実装される
例えば半導体素子等の電気部品周囲には該第１層
導体２３と共に形成され、一部が該第１層導体２
３と一体化された複数の導体パツド部２４が設け
られている。なお、前記第１層導体２３のうちの
前記抵抗体２２の両端側に位置する導体２３，２
３には該抵抗体２２の両端部を近接して配置され
る接続部２５ａ，２５ｂが設けられている。前記
絶縁板１上には、複数の第２層導体２６が厚膜技
術により形成され、かつこれら導体２６の一部は
前記第１層導体２３との接続がなされない導体パ
ツド部２４に接続されている。なお、前記第１層
導体２３上を横切る第２層導体２６の下には絶縁
層２７が絶縁ペーストの印刷、焼成工程を施す厚
膜技術により設けられている。また、互いに近接
して配置された前記抵抗体２２両端部と前記第１
層導体２３，２３の接続部２５ａ，２５ｂとは第
２層導体２６と共に形成された導体層２８ａ，２
８ｂにより接続されている。こうした絶縁板２
１、抵抗体２２、第１、第２層導体２３，２６、
導体パツド部２４及び絶縁層２７により回路基板
２９を構成している。そして、前記回路基板２９
の絶縁板２１には上面に複数の電極パツド（図示
せず）を形成した半導体素子（ベアチツプ）３０
が実装されている。この半導体素子３０上に電極
パツドは、その周囲に形成された前記導体パツド
部２４とワイヤ３１を介してボンデイング接続さ
れている。更に、前記第１層導体２３の別の接続
部３２ａ，３２ｂにはチツプ部品３３が実装され
ている。
り、この絶縁板２１の表面の所定領域には抵抗体
２２が抵抗ペーストの印刷、焼成工程を施す厚膜
技術により設けられている。前記絶縁板２１表面
には、例えば銅を主体とした第１層導体２３が導
体ペーストの印刷、焼成工程を施す厚膜技術によ
り設けられ、かつ前記絶縁板２１上に実装される
例えば半導体素子等の電気部品周囲には該第１層
導体２３と共に形成され、一部が該第１層導体２
３と一体化された複数の導体パツド部２４が設け
られている。なお、前記第１層導体２３のうちの
前記抵抗体２２の両端側に位置する導体２３，２
３には該抵抗体２２の両端部を近接して配置され
る接続部２５ａ，２５ｂが設けられている。前記
絶縁板１上には、複数の第２層導体２６が厚膜技
術により形成され、かつこれら導体２６の一部は
前記第１層導体２３との接続がなされない導体パ
ツド部２４に接続されている。なお、前記第１層
導体２３上を横切る第２層導体２６の下には絶縁
層２７が絶縁ペーストの印刷、焼成工程を施す厚
膜技術により設けられている。また、互いに近接
して配置された前記抵抗体２２両端部と前記第１
層導体２３，２３の接続部２５ａ，２５ｂとは第
２層導体２６と共に形成された導体層２８ａ，２
８ｂにより接続されている。こうした絶縁板２
１、抵抗体２２、第１、第２層導体２３，２６、
導体パツド部２４及び絶縁層２７により回路基板
２９を構成している。そして、前記回路基板２９
の絶縁板２１には上面に複数の電極パツド（図示
せず）を形成した半導体素子（ベアチツプ）３０
が実装されている。この半導体素子３０上に電極
パツドは、その周囲に形成された前記導体パツド
部２４とワイヤ３１を介してボンデイング接続さ
れている。更に、前記第１層導体２３の別の接続
部３２ａ，３２ｂにはチツプ部品３３が実装され
ている。
このような構成によれば、半導体素子３０とワ
イヤ３１によりボンデイングされ、絶縁板２１上
に設けられた導体パツド部２４は全て３回の焼成
がなされる第１層導体２３と共に形成されてい
る。その結果、ワイヤ３１を表面状態が良好で、
かつ絶縁板２１の密着性の良好な前記導体パツド
部２４にボンデイングできるため、ボンデイング
強度等のボンデイング性能が高い厚膜多層混成集
積回路を得ることができる。また、第１層導体２
３共に形成された導体パツド部２４の所定箇所は
第２層導体２６と接続されるため、設計の自由度
や高密度実装が可能となる。
イヤ３１によりボンデイングされ、絶縁板２１上
に設けられた導体パツド部２４は全て３回の焼成
がなされる第１層導体２３と共に形成されてい
る。その結果、ワイヤ３１を表面状態が良好で、
かつ絶縁板２１の密着性の良好な前記導体パツド
部２４にボンデイングできるため、ボンデイング
強度等のボンデイング性能が高い厚膜多層混成集
積回路を得ることができる。また、第１層導体２
３共に形成された導体パツド部２４の所定箇所は
第２層導体２６と接続されるため、設計の自由度
や高密度実装が可能となる。
なお、上記実施例では厚膜二層混成集積回路を
例にして説明したが、より一層の高密度実装を目
的とした三層以上の導体を有する厚膜多層混成集
積回路を構成してもよい。
例にして説明したが、より一層の高密度実装を目
的とした三層以上の導体を有する厚膜多層混成集
積回路を構成してもよい。
［発明の効果］
以上詳述した如く、本発明によれば設計の自由
度や高密度実装を維持しつつ、良好なボンデイン
グ及び絶縁板への密着性を高めることができ、ひ
いては製造歩留り及び信頼性の向上を達成した厚
膜多層混成集積回路を提供できる。
度や高密度実装を維持しつつ、良好なボンデイン
グ及び絶縁板への密着性を高めることができ、ひ
いては製造歩留り及び信頼性の向上を達成した厚
膜多層混成集積回路を提供できる。
第１図は本発明の一実施例を示す厚膜二層混成
集積回路の平面図、第２図は従来の厚膜二層混成
集積回路の平面図である。 ２１……絶縁板、２３……第１層導体、２４…
…導体パツド部、２６……第２層導体、２９……
回路基板、、３０……半導体素子、３１……ワイ
ヤ。
集積回路の平面図、第２図は従来の厚膜二層混成
集積回路の平面図である。 ２１……絶縁板、２３……第１層導体、２４…
…導体パツド部、２６……第２層導体、２９……
回路基板、、３０……半導体素子、３１……ワイ
ヤ。
Claims (1)
- １ 絶縁板上に多層導体を形成した厚膜回路基板
と、この回路基板の絶縁板上に実装され、上面に
電極パツドを有する電気部品とを備えた厚膜多層
混成集積回路において、前記電気部品周辺の前記
絶縁板上に第１層導体と共に形成され、該第１層
導体を含む第２層以降の導体が接続される複数の
導体パツド部を設け、かつ各パツド部に前記電気
部品の電極パツドをワイヤを介してボンデイング
して接続したことを特徴とする厚膜多層混成集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28712786A JPS63140541A (ja) | 1986-12-02 | 1986-12-02 | 厚膜多層混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28712786A JPS63140541A (ja) | 1986-12-02 | 1986-12-02 | 厚膜多層混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140541A JPS63140541A (ja) | 1988-06-13 |
| JPH0571177B2 true JPH0571177B2 (ja) | 1993-10-06 |
Family
ID=17713420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28712786A Granted JPS63140541A (ja) | 1986-12-02 | 1986-12-02 | 厚膜多層混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63140541A (ja) |
-
1986
- 1986-12-02 JP JP28712786A patent/JPS63140541A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140541A (ja) | 1988-06-13 |
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