JPH0564897B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数本の低速信号を互いに同期化したのに合成
してもとの高速信号を再生するシステムにおい
て、低速信号が同期したことを検出して表示する
位相同期検出回路である。

〔産業上の利用分野〕

本発明は位相の同期／非同期を検出する回路に
係り、特に分割して伝送された２つの信号間にお
ける遅延時間差をエラステイツクメモリを用いて
吸収する遅延時間補償回路における両信号間の位
相の同期／非同期を検出する位相同期検出回路に
関するものである。

〔従来の技術〕

伝送路の容量等の都合で、本来１本の高速信号
を複数本の低速信号に分割して、それぞれ別箇の
伝送路を経て送信し、受信側で再び１本の高速信
号に合成して受信することが必要になる場合があ
る。第４図は２分割の場合を例示し、送信側装置
１における68Mb／ｓの信号を、分配装置２を経
てCCITTで規定する34.368Mb／ｓの２本の信号
に分割し、２つの伝送路Ａ，Ｂを経て伝送し、合
成装置３において合成して再び68Mb／ｓの信号
を再構成し、受信側装置４において受信する場合
を示している。

このような場合、分割して伝送された信号間に
おいて、伝送路自体の信号伝播時間差および送受
信側のそれぞれの多量化装置内における遅延時間
差等に基づいて、受信側においてある程度の信号
伝播遅延時間差を生じる。そこで、そのような遅
延時間差を吸収して、分割伝送された信号を合成
できるために、受信側において遅延時間差を補償
する遅延時間補償回路が用いられる。

このような遅延時間補償回路において、合成さ
れる各信号間の位相同期／非同期の状態を表示す
ることができれば、保守、運用上便利であり、従
つてこのような場合における位相同期／非同期の
状態を検出できる位相同期検出回路の実現が要望
される。

第５図は従来の遅延時間補償回路の構成例を示
したものであつて、一方のデータＡ入力を一定時
間（1.5ビツト）遅延させる固定遅延回路と、他
方のデータＢ入力を可変時間（±1.5ビツト）遅
延させる、エラステイツクメモリを用いた可変遅
延回路とを組み合せて構成されている。同図にお
いて、１１，１６は３ビツトのリングカウンタ、
１２，１７はナンド回路、１３〜１５，２１〜２
３はフリツプフロツプ（以下FFと略す）、１８は
データセレクタ、２４は固定遅延回路である。ま
た各部の信号を図示のように、〜，〜と
名付けるものとする。

また第６図は第５図の従来の遅延時間補償回路
における各部信号〜，〜を示すタイムチ
ヤートであると同時に後述する如く第２図の本発
明の実施例を適用した遅延時間補償回路における
各部信号をも示したものである。

第５図の従来の遅延時間補償回路において、リ
ンクカウンタ１１はデータＢ入力に同期した書
き込みクロツクＢ入力によつて、その立ち上り
ごとに順次“１”となる山相のクロツク，，
を出力端子Q₁，Q₂，Q₃に生じる。メモリセル
を構成するFF１３〜FF１５は、データＢ入力を
データ端子Ｄに並列に入力され、クロツク端子
CKにそれぞれクロツク，，を加えられて、
その立ち上りによつてデータＢ入力を読み込ん
で、端子Ｑにそれぞれ出力，，を生じる。

またFF２１，２２，２３は、データＢ入力の
フレームから分離された同期信号Ｂ入力をデー
タ端子Ｄに並列に入力され、クロツク端子CKに
それぞれ三相クロツク，，を加えられて、
Ｑ端子にそれぞれ出力，，を生じる。同期
信号Ｂ（１ビツトの長さを有している）は、デー
タＢ入力における信号(1)に同期していて、その
期間内に立ち上がつたクロツク（例えばクロツク
とする）が与えられているフリツプフロツプす
なわちFF２２が、次にクロツクが立ち上がる
までの３ビツトの期間、その出力に“１”を保
持し、他の出力，は“０”である。

一方、データＡ入力およびそのフレームから分
離された同期信号Ａ入力は、固定遅延回路２４
において1.5ビツト遅延されて、データＡ出力お
よび同期信号出力を生じる。リングカウンタ１
６は、同期信号出力をロード端子LOADに加
えられていて、同期信号出力が、“１”のとき、
読み出しクロツクＡ入力の立ち上りによつて、
そのデータ端子D₁，D₂，D₃に加えられている、
FF２１，FF２２，FF２３の出力，，の
値をロードされて、端子Q₁，Q₂，Q₃にそれぞれ
出力，，を生じる。すなわちこの場合は、
出力が“１”となり、出力，は“０”とな
る。データセレクタ１８は出力が“１”になつ
たことによつて、対応するFF１４のデータ１４
の出力を選択し、これによつてデータＢ出力
に(1)のデータが出力される。

リングカウンタ１６は読み出しクロツクＡ入力
をクロツク端子CKに与えられていて、ロード
値に応じて端子Q₁，Q₂，Q₃に生じていた出力，
，は、その立ち上りごとに順次“１”となる
ように変化する。データセレクタ１８は出力，
，に応じて、順次対応するデータ，，
を選択して出力する。これによつてデータＢ出力
に、以後データ(2)，(3)……が順次選択されて出
力される。

このようにして第５図に示す従来の遅延時間補
償回路によつて、固定遅延回路２４を経た同期信
号出力に位相を合せて、データＢ入力がデー
タセレクタ１８を経て出力されてデータＢ出力
を生じることによつて、両データＡ，Ｂの位相差
が調整され、データＡ入力がデータＢ入力に比べ
て±1.5ビツトの範囲で位相差があつたときでも、
位相を合せることができる。第５図の従来の遅延
時間補償回路において○アはデータＡがデータＢに
比べて1.5ビツト進んできたとき示し、○イは1.5ビ
ツト遅れてきたときを示したものであつて、同様
に位相調整が行われることが示されている。

なおこのような先行技術としての遅延時間補償
回路については、特許第1637607号（「遅延時間補
償回路」）に詳細に記載されている。

しかしながら、第５図に示された従来の遅延時
間補償回路においては、両データＡ，Ｂの位相が
合致したか否かを検出して、表示等する手段は具
えられていない。

このため遅延時間補償回路が正常に動作してい
るか否かを直ちに知ることができず、装置の保守
上、運用上不便であるという問題点があつた。

〔発明が解決しようとする課題〕

本発明の目的はこのような従来技術の問題点を
解決して、遅延時間補償回路の同期／非同期の状
態を検出することができる位相同期検出回路を提
供しようとするものである。

〔課題を解決するための手段〕

本発明においては、第１図に示す原理的構成に
おいて次の各手段を具えている。

１０１はクロツク発生手段であつて、第１の信
号のクロツクに同期したｎ相のクロツクを発生す
る。１０２，１０３は第１および第２のエラステ
イツクメモリであつて、それぞれｎ個のメモリ端
子からなり、各素子にｎ相のクロツクを順次与え
られて第１の信号とこれに同期した同期信号とを
順次１ビツトずつ遅れて読み込んでｎビツト期間
保持して出力する動作を行う。

１０４は固定遅延回路であつて、第２の信号と
これに同期した同期信号に同一時間の固定遅延を
与えて出力する。

１０５はリングカウンタであつて第２の信号ク
ロツクによつて動作し、固定遅延回路１０４から
の遅延された第２の同期信号の発生時、第２のエ
ラステイツクメモリ１０３における第１の同期信
号をロードされて循環して保持する動作を行う。

これらは遅延時間補償回路を構成し、リングカ
ウンタ１０５の出力に応じてデータセレクタ１０
６を介して第１のエラステイツクメモリ１０２の
対応するビツトの内容を順次読み出すことによつ
て、第２の信号との遅延時間差を吸収された第１
の信号出力を得るようになつている。

このような遅延時間補償回路において、 １０７は論理和回路であつて、第２のエラステ
イツクメモリ１０３の各ビツトの出力の論理和を
求めて出力を発生する。

１０８は論理積回路であつて、論理和回路１０
７の出力と固定遅延回路１０４からの第２の同期
信号出力との論理積を求めて出力を発生する。

１０９はパルス発生手段であり、論理積回路１
０８の出力によつてトリガされて一定長のパルス
出力を発生する動作を行う。

従つて、本発明の構成は以下に示す通りであ
る。即ち、第１の信号のクロツクに同期したｎ相
のクロツクを発生するクロツク発生手段１０１
と、 ｎ個のメモリ素子からなり、各素子に前記ｎ相
のクロツクを順次与えられて第１の信号とこれに
同期した同期信号と順次１ビツトずつ遅れて読み
込んでｎビツト期間保持する第１および第２のエ
ラステイツクメモリ１０２，１０３と、 第２の信号とこれに同期した同期信号に同一時
間の固定遅延を与える固定遅延回路１０４と、 第２の信号のクロツクによつて動作し、前記遅
延された第２の同期信号の発生時前記第２のエラ
ステイツクメモリ１０３における第１の同期信号
をロードされて循環して保持する前記第１および
第２のエラステイツクメモリ１０２，１０３と同
じビツト数のリングカウンタ１０５とを有し、 該リングカウンタ１０５の出力に応じてデータ
セレクタ１０６を介して前記第１のセラステイツ
クメモリ１０２の対応するビツトを順次読み出す
ことによつて、第２の信号との遅延時間差を吸収
された第１の信号出力を得る遅延時間補償回路に
おいて、 前記第２のエラステイツクメモリ１０３の各ビ
ツトの出力の論理和を求める論理和回路１０７
と、 該論理和回路１０７の出力と前記固定遅延回路
１０４からの第２の同期信号出力との論理積を求
める論理積回路１０８と、 該論理積回路１０８の出力によつてトリガされ
て一定長のパルス出力を発生するパルス発生手段
１０９とを具えてなることを特徴とする位相同期
検出回路としての構成を有する。

〔作用〕

第２のエラステイツクメモリ１０３は、第１の
同期信号に応じていずれかのメモリ素子からｎビ
ツト長のパルスを発生するが、固定遅延回路１０
４から出力される一定時間遅延された第２の同期
信号がこのパルスの期間内にあれば、両信号間の
遅延時間差が吸収されて同期する。

論理和回路１０７によつて第２のエラステイツ
クメモリ１０２の各ビツトの出力の論理和を求
め、この出力と固定遅延回路１０４からの第２の
同期信号出力との論理積を論理積回路１０８で求
めることによつて、両信号の一致を検出する。一
致検出時、その出力によつてパルス発生手段１０
９をトリガして一定長のパルスを発生することに
よつて、表示等を行うことができるような検出出
力を発生する。

〔実施例〕

第２図は本発明の一実施例としての位相同期検
出回路が適用された遅延時間補償回路を示したも
のであつて、第５図におけると同じ部分を同じ番
号で示している。２１，２２，２３はそれぞれフ
リツプフロツプであつて、これは３ビツトのメモ
リセルを形成している。また２４は固定遅延回路
である。同図においては、２つのデータ入力Ａ，
Ｂの一方データ入力Ａに固定遅延回路２４によつ
て1.5ビツトの固定遅延を与え、他方のデータ入
力Ｂを３ビツトのエラステイツクメモリを経て可
変遅延を与える場合を例示しており、同期信号
Ａ，Ｂはそれぞれデータ入力Ａ，Ｂの送信側にお
ける同位相の位置を示す信号である。２５はFF
２１，２２，２３の出力，，の倫理和を求
めるオア回路、２６は回路２５の出力と固定遅延
回路２４の出力の論理積を求めるアンド回路、
２７はアンド回路２６の出力によつてトリガされ
て一定長のパルスを発生するモノステーブルマル
チバイブレータ（以下モノマルチと略す）であ
る。

第３図は第２図の遅延時間補償回路におる出力
、オフ回路２５の出力及びアンド回路２６の出
力の各部信号を示す図である。

また第６図は第２図の遅延時間補償回路におけ
る〜，〜の各部信号を示し、本発明の位
相同期検出回路の動作を説明するものである。

同図においては書き込みクロツクＢ入力、
，，は３ビツトのリングカウンタ１１のそ
れぞれQ₁，Q₂，Q₃出力、はデータＢ入力、，
，はそれぞれFF１３，FF１４，FF１５の
Ｑ出力、は同期信号Ｂ入力、，，はそれ
ぞれFF２１，FF２２，FF２３のＱ出力、は
読出クロツクＡ入力、，，は３ビツトのリ
ングカウンタ１６のそれぞれQ₁，Q₂，Q₃出力、
は固定遅延回路２４の同期信号出力、は同期
信号Ａ入力、はデータセレクタ１８のデータＢ
出力である。

リングカウンタ１１はに示される、データＢ
入力に同期した書き込みクロツクＢによつて、そ
の立ち上りごとに順次“１”となる三相のクロツ
ク出力，，を出力端子Q₁，Q₂，Q₃に生じ
る。一方、メモリセルを構成するFF１３，FF１
４，FF１５には、に示すデータＢ入力（１，
２，３、……）がそれぞれのデータ端子Ｄに並列
に加えられているとともに、それぞれのクロツク
端子CKにそれぞれクロツク，，を加えら
れていて、その立ち上りによつてデータＢ入力を
読み込むことによつて、それぞれのＱ出力
（１，４、……）、（２，５、……）、（３，
６、……）を生じる。

またに示す同期信号Ｂ入力はFF２１，FF２
２，FF２３のデータ端子Ｄに並列に加えられて
いるとともに、それぞれのクロツク端子CKにそ
れぞれクロツク，，を加えられていて、そ
の立ち上りによつて同期信号Ｂを読み込む。同期
信号ＢはデータＢ入力における信号に同期して
おり、クロツクの立ち上りによつてFF２１に
“１”が読み込まれて、次にクロツクが立ち上
るまでの３ビツトの期間、その出力に“１”を
保持する。一方、出力，は“０”である。

一方、データＡ入力およびに示す同期信号Ａ
入力は固定遅延回路２４において1.5ビツト遅延
されて、データＡ出力および同期信号出力を生
じる。３ビツトのリングカウンタ１６は同期信号
出力をロード端子LOADに加えられており、
信号が“１”のとき読み出しクロツクＡ入力
の立ち上りによつて、そのデータ端子D₁，D₂，
D₃に加えられている出力，，の値をロー
ドされて、それぞれ出力，，を生じる。す
なわちこのとき出力が“１”となり、出力，
は“０”である。

データセレクタ１８は出力が“１”になつた
ことによつて、対応するFF１４のデータを選
択して出力し、これによつてに示すデータＢ出
力に(1)のデータが出力される。３ビツトのリング
カウンタ１６はに示す読み出しクロツクＡ入力
をそのクロツク端子CKに加えられていて、その
立ち上りごとに順次“１”となる出力，，
をそれぞれ端Q₁，Q₂，Q₃に発生する。データセ
レクタ１８は出力，，に応じて順次対応す
るデータ，，を選択して出力する。これに
よつてに示すデータＢを出力に、以後(2)，(3)，
(4)、……のデータが順次選択されて出力される。

このようにして、固定遅延回路２４を経た同期
信号出力Ａ（）に位相を合せて、データＢがデ
ータセレクタ１８を経てその出力に出力され、
両データＡ，Ｂの位相差が調整される。

第２図に示された本発明の一実施例としての位
相同期検出回路が適用された遅延時間補償回路に
よれば、データＡ入力がデータＢ入力に比べて±
1.5ビツトの範囲で位相差があつたとき、これを
調整して位相を合せることができる。第６図にお
いて○アはデータＡ入力がデータＢ入力に比べて
1.5ビツト進んできたときを示し、○イは同じく1.5
ビツト遅れてきたときを示している。この場合
は、固定遅延回路２４を経た同期信号Ａ（）も
それぞれ1.5ビツト進みまた遅れて生じるので、
に示すデータＢ出力も同じだけ進みまたは遅れ
ることとなり、データＡ出力に対して同様に位相
調整が行われる。

いま同期信号Ｂ入力があると、第６図に示すよ
うに出力○ｊ，，のいずれかに３ビツト幅の
パルスを発生する。この出力はオア回路２５を経
てアンド回路２６の一方の入力に加えられる。一
方、同期信号Ａ入力があると、固定遅延回路２４
を経て１ビツトの幅を有する出力を生じ、この
出力はアンド回路２６の他方の入力に加えれら
る。

いま同期信号Ｂが同期信号Ａに介して同期可能
な範囲にあつて、出力が出力，，のいず
れかにおける３ビツト幅の信号の期間内にあると
きは、第３図に示すように出力とオア回路２５
の出力との間で一致が検出されて、アンド回路２
６から出力が発生する。モノマルチ２７はこれに
よつてトリガされて、一定の幅を有するパルスを
発生する。従つてモノマルチ２７に出力が発生し
たことによつて、遅延時間補償回路が同期状態す
なわち両データＡ，Ｂ入力間における位相差を吸
収可能な状態であることを表示することができ
る。この場合におけるモノマルチ２７のパルス長
としては、例えば両信号の同期周期の３〜５倍程
度が適当である。

〔発明の効果〕

以上説明したように本発明によれば、第１の信
号に対する可変遅延時間の範囲内に、固定遅延さ
れた第２の信号があるか否かを検出して、検出出
力を発生するようにしているので、遅延時間差を
有する両信号間における遅延時間差を遅延時間補
償回路において吸収可能であるか否かを、簡単な
回路構成で容易にかつ確実に検出することができ
る。

【図面の簡単な説明】

第１図は本発明の位相同期検出回路の原理的構
成を示す図、第２図は本発明の一実施例としての
位相同期検出回路が適用された遅延時間補償回路
の構成を示す図、第３図は第２図の遅延時間補償
回路における出力、オア回路２５の出力及びア
ンド回路２６の出力の各部信号を示す図、第４図
は本発明の位相同期検出回路が適用される信号伝
送系の構成例を示す図、第５図は従来の遅延時間
補償回路の構成例を示す図、第６図は第２図及び
第５図の遅延時間補償回路における〜，，
の各部信号を示す図である。 １……送信側装置、２……分配装置、３……合
成構造、４……受信側装置、１１，１６，１０５
……リングカウンタ、１２，１７……ナンド回
路、１３〜１５，２１〜２３……フリツプフロツ
プ、１８，１０６……データセレクタ、２４，１
０４……固定遅延回路、２５……オア回路、２６
……アンド回路、２７……モノステーブルマルチ
バイブレータ、１０１……クロツク発生手段、１
０２，１０３……エラステイツクメモリ、１０７
……論理和回路、１０８……論理積回路、１０９
……パルス発生手段。

Claims (1)

1. 【特許請求の範囲】 １ 第１の信号のクロツクに同期したｎ相のクロ
   ツクを発生するクロツク発生手段と、 ｎ個のメモリ素子からなり、各素子に前記ｎ相
   のクロツクを順次与えられて第１の信号とこれに
   同期した同期信号とを順次１ビツトずつ遅れて読
   み込んでｎビツト期間保持する第１および第２の
   エラステイツクメモリと、 第２の信号とこれに同期した同期信号に同一時
   間の固定遅延を与える固定遅延回路と、 第２の信号のクロツクによつて動作し、前記遅
   延された第２の同期信号の発生時前記第２のエラ
   ステイツクメモリにおける第１の同期信号をロー
   ドされて循環して保持する前記第１および第２の
   エラステイツクメモリと同じビツト数のリングカ
   ウンタとを有し、 該リングカウンタの出力に応じてデータセレク
   タを介して前記第１のエラステイツクメモリの対
   応するビツトを順次読み出すことによつて、第２
   の信号との遅延時間差を吸収された第１の信号出
   力を得る遅延時間補償回路において、 前記第２のエラステイツクメモリの各ビツトの
   出力の論理和を求める論理和回路と、 該論理和回路の出力と前記固定遅延回路からの
   第２の同期信号出力との論理積を求める論理積回
   路と、 該論理積回路の出力によつてトリガされて一定
   長のパルス出力を発生するパルス発生手段とを具
   えてなることを特徴とする位相同期検出回路。