JPH0564102A - 利得調整装置 - Google Patents
利得調整装置Info
- Publication number
- JPH0564102A JPH0564102A JP3246940A JP24694091A JPH0564102A JP H0564102 A JPH0564102 A JP H0564102A JP 3246940 A JP3246940 A JP 3246940A JP 24694091 A JP24694091 A JP 24694091A JP H0564102 A JPH0564102 A JP H0564102A
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- JP
- Japan
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- output
- amplitude
- circuit
- signal
- television signal
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- Television Receiver Circuits (AREA)
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- Control Of Amplification And Gain Control (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 入力信号の変動に対しても正規レベルのＰＣ
Ｍ信号を常に高能率符号化装置に送り込むことのできる
利得調整装置を提供すること。 【構成】 テレビ信号を直線ＰＣＭに変換するＡ／Ｄ変
換回路３を備えた利得調整装置において、Ａ／Ｄ変換回
路の出力段に、当該Ａ／Ｄ変換回路の出力からテレビ信
号に同期した振幅レベルを検出しその平均値をとる振幅
検出回路５と，この振幅検出回路の出力に応じてＡ／Ｄ
変換回路３の出力の値に所定の係数を乗じる利得調整用
ＲＯＭ４とを装備したことを特徴とする利得調整装置。
Ｍ信号を常に高能率符号化装置に送り込むことのできる
利得調整装置を提供すること。 【構成】 テレビ信号を直線ＰＣＭに変換するＡ／Ｄ変
換回路３を備えた利得調整装置において、Ａ／Ｄ変換回
路の出力段に、当該Ａ／Ｄ変換回路の出力からテレビ信
号に同期した振幅レベルを検出しその平均値をとる振幅
検出回路５と，この振幅検出回路の出力に応じてＡ／Ｄ
変換回路３の出力の値に所定の係数を乗じる利得調整用
ＲＯＭ４とを装備したことを特徴とする利得調整装置。
Description
【０００１】
【産業上の利用分野】本発明は、利得調整装置に係り、
とくにテレビ信号をＡ／Ｄ変換する回路における利得調
整装置に関するものである。
とくにテレビ信号をＡ／Ｄ変換する回路における利得調
整装置に関するものである。
【０００２】
【従来の技術】従来、高能率符号化装置に用いるＡ／Ｄ
変換回路では、入力テレビ信号の振幅を固定的にＡ／Ｄ
変換回路のダイナミックレンジ内に入るように振幅を制
限し、Ａ／Ｄ変換回路に入力していた。
変換回路では、入力テレビ信号の振幅を固定的にＡ／Ｄ
変換回路のダイナミックレンジ内に入るように振幅を制
限し、Ａ／Ｄ変換回路に入力していた。
【０００３】
【発明が解決しようとする課題】このような回路では、
入力に例えば正規の１〔Ｖｐ−ｐ〕の振幅の信号が入力
している時は問題はないが、高能率符号化装置では最適
パラメータが正規の振幅をもとに設定してあるため、振
幅が変動すると符号化効率が劣化し、画質劣化を招くと
いう不都合があった。
入力に例えば正規の１〔Ｖｐ−ｐ〕の振幅の信号が入力
している時は問題はないが、高能率符号化装置では最適
パラメータが正規の振幅をもとに設定してあるため、振
幅が変動すると符号化効率が劣化し、画質劣化を招くと
いう不都合があった。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、入力信号の変動に対しても正規レベ
ルのＰＣＭ信号を常に高能率符号化装置に送り込むこと
のできる利得調整装置を提供することを、その目的とす
る。
を改善し、とくに、入力信号の変動に対しても正規レベ
ルのＰＣＭ信号を常に高能率符号化装置に送り込むこと
のできる利得調整装置を提供することを、その目的とす
る。
【０００５】
【発明が解決するための手段】本発明では、テレビ信号
を直線ＰＣＭに変換するＡ／Ｄ変換回路を備えた利得調
整装置において、前記Ａ／Ｄ変換回路の出力段に、当該
Ａ／Ｄ変換回路の出力から前記テレビ信号に同期した振
幅レベルを検出しその平均値をとる振幅検出回路と，こ
の振幅検出回路の出力に応じて前記Ａ／Ｄ変換回路の出
力の値に所定の係数を乗じる乗算器とを装備する、とい
う手法を採っている。これによって、前述した目的を達
成しようとするものである。
を直線ＰＣＭに変換するＡ／Ｄ変換回路を備えた利得調
整装置において、前記Ａ／Ｄ変換回路の出力段に、当該
Ａ／Ｄ変換回路の出力から前記テレビ信号に同期した振
幅レベルを検出しその平均値をとる振幅検出回路と，こ
の振幅検出回路の出力に応じて前記Ａ／Ｄ変換回路の出
力の値に所定の係数を乗じる乗算器とを装備する、とい
う手法を採っている。これによって、前述した目的を達
成しようとするものである。
【０００６】
【発明の実施例】次に本発明について、図面を参照して
詳細に説明する。
詳細に説明する。
【０００７】図１に本発明の実施例を示し、図２に図１
の実施例に入力する水平同期位置タイミングを示すタイ
ムチャートを示す。また、図３に振幅検出回路の構成例
を、図４に正規のレベルと利得の小さい場合の入力テレ
ビ信号を示す。
の実施例に入力する水平同期位置タイミングを示すタイ
ムチャートを示す。また、図３に振幅検出回路の構成例
を、図４に正規のレベルと利得の小さい場合の入力テレ
ビ信号を示す。
【０００８】この図１に示す実施例は、テレビ信号を直
線ＰＣＭに変換するＡ／Ｄ変換回路３を備えている。こ
のＡ／Ｄ変換回路３の出力段には、当該Ａ／Ｄ変換回路
３の出力からテレビ信号に同期した振幅レベルを検出し
その平均値をとる振幅検出回路５と，この振幅検出回路
５の出力に応じてＡ／Ｄ変換回路３の出力の値に所定の
係数を乗じる乗算器としての利得調整用ＲＯＭ４とが装
備されている。
線ＰＣＭに変換するＡ／Ｄ変換回路３を備えている。こ
のＡ／Ｄ変換回路３の出力段には、当該Ａ／Ｄ変換回路
３の出力からテレビ信号に同期した振幅レベルを検出し
その平均値をとる振幅検出回路５と，この振幅検出回路
５の出力に応じてＡ／Ｄ変換回路３の出力の値に所定の
係数を乗じる乗算器としての利得調整用ＲＯＭ４とが装
備されている。
【０００９】ここで、振幅検出回路５は図３に示すよう
に、Ａ／Ｄ変換回路３から出力されるＰＣＭテレビ信号
のバックポーチ部のレベルを検出する第１のレジスタ５
Ａと、ＰＣＭテレビ信号の同期基底部のレベルを検出す
る第２のレジスタ５Ｂと、これら二つの信号の減算値を
出力する減算器５Ｃと、この減算器５Ｃの出力を入力し
同期信号の振幅の平均値を出力する平均値算出回路５Ｄ
とを含んで構成されている。図１において、符号１はテ
レビ信号（ビデオ）入力端子を示し、符号２は水平同期
位置タイミング信号の入力端子を示す。又符号６は出力
端子を示す。
に、Ａ／Ｄ変換回路３から出力されるＰＣＭテレビ信号
のバックポーチ部のレベルを検出する第１のレジスタ５
Ａと、ＰＣＭテレビ信号の同期基底部のレベルを検出す
る第２のレジスタ５Ｂと、これら二つの信号の減算値を
出力する減算器５Ｃと、この減算器５Ｃの出力を入力し
同期信号の振幅の平均値を出力する平均値算出回路５Ｄ
とを含んで構成されている。図１において、符号１はテ
レビ信号（ビデオ）入力端子を示し、符号２は水平同期
位置タイミング信号の入力端子を示す。又符号６は出力
端子を示す。
【００１０】これを更に詳述すると図１において、入力
端子１にアナログテレビ信号が接続され、Ａ／Ｄの変換
回路３に入力する。Ａ／Ｄ変換回路３の出力は、振幅検
出回路５と、利得調整用ＲＯＭ４に接続される。
端子１にアナログテレビ信号が接続され、Ａ／Ｄの変換
回路３に入力する。Ａ／Ｄ変換回路３の出力は、振幅検
出回路５と、利得調整用ＲＯＭ４に接続される。
【００１１】入力端子２には、水平同期位置を示す水平
同期位置タイミング信号が入力され、振幅検出回路５に
送られる、振幅検出回路５の出力は、利得調整用ＲＯＭ
４に接続され、利得調整用ＲＯＭ出力は、出力端子６に
接続される。
同期位置タイミング信号が入力され、振幅検出回路５に
送られる、振幅検出回路５の出力は、利得調整用ＲＯＭ
４に接続され、利得調整用ＲＯＭ出力は、出力端子６に
接続される。
【００１２】次に、図２〜図４に基づいて動作の説明を
行う。
行う。
【００１３】図２は、振幅検出回路５に入力する水平同
期位置タイミング信号と、Ａ／Ｄ変換後のＴＶ信号を示
す。水平同期位置タイミング信号は、同期基底部に発生
するタイミング信号（ｂ）と、同期バックポーチ部に発
生するタイミング信号（ｃ）の２つの信号が入力する。
期位置タイミング信号と、Ａ／Ｄ変換後のＴＶ信号を示
す。水平同期位置タイミング信号は、同期基底部に発生
するタイミング信号（ｂ）と、同期バックポーチ部に発
生するタイミング信号（ｃ）の２つの信号が入力する。
【００１４】図３に振幅検出回路の具体的実施例を示
す。レジスタ５Ａ、５ＢにＰＣＭテレビ信号が入力され
る。レジスタ５Ａには、水平同期位置タイミング信号と
して、図２の信号（ｃ）が入力され、レジスタ５Ｂに
は、図２の信号（ｂ）が入力される。すなわちレジスタ
５Ａには、テレビ信号のバックポーチ部のＰＣＭ値が記
憶され、レジスタ５Ｂにはテレビ信号の同期基底部の値
が記憶される。
す。レジスタ５Ａ、５ＢにＰＣＭテレビ信号が入力され
る。レジスタ５Ａには、水平同期位置タイミング信号と
して、図２の信号（ｃ）が入力され、レジスタ５Ｂに
は、図２の信号（ｂ）が入力される。すなわちレジスタ
５Ａには、テレビ信号のバックポーチ部のＰＣＭ値が記
憶され、レジスタ５Ｂにはテレビ信号の同期基底部の値
が記憶される。
【００１５】次に減算器５Ｃでレジスタ５Ａの値とレジ
スタ５Ｂの値が減算され、同期信号の振幅値を得る。平
均値算出回路５Ｄでは、同期振幅信号の数ライン区間の
平均値を求める。この値をもとに、図１の利得調整用Ｒ
ＯＭ４を制御し、利得調整用ＲＯＭ４の利得を決定す
る。この利得は、図５に示す基準レベルより０．９倍レ
ベルの低下した信号が入力した時は、振幅検出回路に
て、「０．３×０．９＝０．２７〔Ｖ〕」に相当する振
幅が得られる。このため標準値０．３〔Ｖ〕に対し、
「０．２７／０．３＝０．９倍」であることから、この
逆数の値「１／０．９＝１．１１倍」の係数が、利得調
整用ＲＯＭ４内で決定され、さらに、この係数をＡ／Ｄ
変換器３から入力したＰＣＭテレビ信号に乗じる。この
利得調整用ＲＯＭ４には、あらかじめ０．２７〔Ｖ〕に
相当する入力が振幅検出器５から入力した時に１．１１
倍するというテーブルを、利得調整用ＲＯＭ４に書き込
んでおき、その場では計算は行われない。
スタ５Ｂの値が減算され、同期信号の振幅値を得る。平
均値算出回路５Ｄでは、同期振幅信号の数ライン区間の
平均値を求める。この値をもとに、図１の利得調整用Ｒ
ＯＭ４を制御し、利得調整用ＲＯＭ４の利得を決定す
る。この利得は、図５に示す基準レベルより０．９倍レ
ベルの低下した信号が入力した時は、振幅検出回路に
て、「０．３×０．９＝０．２７〔Ｖ〕」に相当する振
幅が得られる。このため標準値０．３〔Ｖ〕に対し、
「０．２７／０．３＝０．９倍」であることから、この
逆数の値「１／０．９＝１．１１倍」の係数が、利得調
整用ＲＯＭ４内で決定され、さらに、この係数をＡ／Ｄ
変換器３から入力したＰＣＭテレビ信号に乗じる。この
利得調整用ＲＯＭ４には、あらかじめ０．２７〔Ｖ〕に
相当する入力が振幅検出器５から入力した時に１．１１
倍するというテーブルを、利得調整用ＲＯＭ４に書き込
んでおき、その場では計算は行われない。
【００１６】
【発明の効果】以上のように本発明によると、入力振幅
が変化または急激に変化しても、その同期信号のレベル
の変化量の平均値を求めてその値に応じて利得を調整す
るため、常に正規レベルのＰＣＭ信号を高能率符号化装
置に入力出来るという従来にない優れた利得調整装置を
提供することができる。
が変化または急激に変化しても、その同期信号のレベル
の変化量の平均値を求めてその値に応じて利得を調整す
るため、常に正規レベルのＰＣＭ信号を高能率符号化装
置に入力出来るという従来にない優れた利得調整装置を
提供することができる。
【図１】本発明の一実施例を示すブロック図
【図２】図１における水平同期位置のタイムチャート
【図３】図１における振幅検出回路の一例を示すブロッ
ク図
ク図
【図４ないし図５】入力テレビ信号の波形図を示す説明
図である。
図である。
１，２ 入力端子 ３ Ａ／Ｄ変換回路 ４ 利得調整用ＲＯＭ ５ 振幅検出回路 ５Ａ 第１のレジスタ ５Ｂ 第２のレジスタ ５Ｃ 減算器 ５Ｄ 平均値算出回路 ６ 出力端子
Claims (2)
- 【請求項１】 テレビ信号を直線ＰＣＭに変換するＡ／
Ｄ変換回路を備えた利得調整装置において、前記Ａ／Ｄ
変換回路の出力段に、当該Ａ／Ｄ変換回路の出力から前
記テレビ信号に同期した振幅レベルを検出しその平均値
をとる振幅検出回路と，この振幅検出回路の出力に応じ
て前記Ａ／Ｄ変換回路の出力の値に所定の係数を乗じる
乗算器とを装備したことを特徴とする利得調整装置。 - 【請求項２】 前記振幅検出回路が、前記Ａ／Ｄ変換回
路から出力されるＰＣＭテレビ信号のバックポーチ部の
レベルを検出する第１のレジスタと、前記ＰＣＭテレビ
信号の同期基底部のレベルを検出する第２のレジスタ
と、これら二つの信号の減算値を出力する減算器と、こ
の減算器の出力を入力し同期信号の振幅の平均値を出力
する平均値算出回路とを含んで構成されていることを特
徴とした請求項１記載の利得調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246940A JPH0564102A (ja) | 1991-08-31 | 1991-08-31 | 利得調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246940A JPH0564102A (ja) | 1991-08-31 | 1991-08-31 | 利得調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564102A true JPH0564102A (ja) | 1993-03-12 |
Family
ID=17156008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3246940A Withdrawn JPH0564102A (ja) | 1991-08-31 | 1991-08-31 | 利得調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0564102A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195133B1 (en) | 1997-01-17 | 2001-02-27 | Samsung Elctronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
-
1991
- 1991-08-31 JP JP3246940A patent/JPH0564102A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195133B1 (en) | 1997-01-17 | 2001-02-27 | Samsung Elctronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |