JPH0563682A - 伝送路のビツト誤り検出方式 - Google Patents
伝送路のビツト誤り検出方式Info
- Publication number
- JPH0563682A JPH0563682A JP22378491A JP22378491A JPH0563682A JP H0563682 A JPH0563682 A JP H0563682A JP 22378491 A JP22378491 A JP 22378491A JP 22378491 A JP22378491 A JP 22378491A JP H0563682 A JPH0563682 A JP H0563682A
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- JP
- Japan
- Prior art keywords
- bit string
- bit
- frame
- adder
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】伝送装置の送信部１は、１フレーム中の第１の
ビット列４の１のビットの個数を計数し第２のビット列
３として出力する第１の加算器１１と、１フレーム中の
第１のビット列４と第１の加算器１１からの第２のビッ
ト列３とを多重数化し伝送路に出力する多重化回路１２
とを有する。伝送装置の受信部２は、伝送路から受信の
多重化信号の１フレームの受信の第１のビット列４と受
信第２のビット列３とを分離し出力する分離回路２１
と、分離回路２１から出力される１フレーム中の受信の
第１のビット列４から１のビットの個数を計数し、第３
のビット列として出力する第２の加算器２２と、分離回
路２１からの受信の第２のビット列３と第２の加算器２
２からの第３のビット列との差分を計算するビット誤り
検出回路２３とを有する。 【効果】伝送する信号の１フレーム中のビット誤り数を
計数することができる。
ビット列４の１のビットの個数を計数し第２のビット列
３として出力する第１の加算器１１と、１フレーム中の
第１のビット列４と第１の加算器１１からの第２のビッ
ト列３とを多重数化し伝送路に出力する多重化回路１２
とを有する。伝送装置の受信部２は、伝送路から受信の
多重化信号の１フレームの受信の第１のビット列４と受
信第２のビット列３とを分離し出力する分離回路２１
と、分離回路２１から出力される１フレーム中の受信の
第１のビット列４から１のビットの個数を計数し、第３
のビット列として出力する第２の加算器２２と、分離回
路２１からの受信の第２のビット列３と第２の加算器２
２からの第３のビット列との差分を計算するビット誤り
検出回路２３とを有する。 【効果】伝送する信号の１フレーム中のビット誤り数を
計数することができる。
Description
【０００１】
【産業上の利用分野】本発明は伝送通信における伝送路
のビット誤り検出方式に関する。
のビット誤り検出方式に関する。
【０００２】
【従来の技術】従来の伝送路のビット誤り検出方式とし
て、パリティチェック方式またはＣＲＣチェック方式が
用いられていた。
て、パリティチェック方式またはＣＲＣチェック方式が
用いられていた。
【０００３】
【発明が解決しようとする課題】この従来の伝送路のビ
ット誤り検出方式において、パリティチェック方式は回
路構成が簡単であるが１フレーム中のシリアルデータの
２ビット以上の誤りを検出できないという欠点がある。
また、ＣＲＣチェック方式は、１フレーム中のシリアル
データのビット誤りを検出する精度は良いがビット誤り
の有無のみで誤りのビット数は検出できず回路構成が複
雑になるという欠点がある。
ット誤り検出方式において、パリティチェック方式は回
路構成が簡単であるが１フレーム中のシリアルデータの
２ビット以上の誤りを検出できないという欠点がある。
また、ＣＲＣチェック方式は、１フレーム中のシリアル
データのビット誤りを検出する精度は良いがビット誤り
の有無のみで誤りのビット数は検出できず回路構成が複
雑になるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の伝送路のビット
誤り検出方式は、１フレーム中の第１のビット列の１の
ビットの個数を計数し第２のビット列として出力する第
１の加算器と、前記第１のビット列と前記第２のビット
列とを多重化し多重化信号として伝送路に送出する多重
化回路と、前記伝送路から受信の多重化信号を受信の第
１ビット列と受信の第２ビット列とに分離し出力する分
離回路と、前記受信の第１のビット列から１のビットの
個数を計数し第３のビット列として出力する第２の加算
器と、前記受信の第２のビット列と前記第３のビット列
との差分を計算するビット誤り検出回路とを有する。
誤り検出方式は、１フレーム中の第１のビット列の１の
ビットの個数を計数し第２のビット列として出力する第
１の加算器と、前記第１のビット列と前記第２のビット
列とを多重化し多重化信号として伝送路に送出する多重
化回路と、前記伝送路から受信の多重化信号を受信の第
１ビット列と受信の第２ビット列とに分離し出力する分
離回路と、前記受信の第１のビット列から１のビットの
個数を計数し第３のビット列として出力する第２の加算
器と、前記受信の第２のビット列と前記第３のビット列
との差分を計算するビット誤り検出回路とを有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は本実
施例の主信号のフレームのフォーマット図である。
る。図１は本発明の一実施例のブロック図、図２は本実
施例の主信号のフレームのフォーマット図である。
【０００６】伝送装置の送信部１は、１フレーム中の第
１のビット列４の１のビットの個数を計数し第２のビッ
ト列３として出力する第１の加算器１１と、１フレーム
中の第１のビット列４と第１の加算器１１からの第２の
ビット列３とを多重化し伝送路に出力する多重化回路１
２とを有する。
１のビット列４の１のビットの個数を計数し第２のビッ
ト列３として出力する第１の加算器１１と、１フレーム
中の第１のビット列４と第１の加算器１１からの第２の
ビット列３とを多重化し伝送路に出力する多重化回路１
２とを有する。
【０００７】伝送装置の受信部２は、伝送路から受信の
多重化信号の１フレームの受信の第１のビット列４と受
信第２のビット列３とを分離し出力する分離回路２１
と、分離回路２１から出力される１フレーム中の受信の
第１のビット列４から１のビットの個数を計数し、第３
のビット列として出力する第２の加算器２２と、分離回
路２１からの受信の第２のビット列３と第２の加算器２
２からの第３のビット列との差分を計算するビット誤り
検出回路２３とを有する。
多重化信号の１フレームの受信の第１のビット列４と受
信第２のビット列３とを分離し出力する分離回路２１
と、分離回路２１から出力される１フレーム中の受信の
第１のビット列４から１のビットの個数を計数し、第３
のビット列として出力する第２の加算器２２と、分離回
路２１からの受信の第２のビット列３と第２の加算器２
２からの第３のビット列との差分を計算するビット誤り
検出回路２３とを有する。
【０００８】次に本実施例の動作について説明する。
【０００９】送信部１の第１の加算器１１において第１
のビット列４の１のビットの個数を計数して図２に示す
データフォーマットで受信部２へ送り、受信部２では第
２の加算器２２で受信した１フレーム中の第１のビット
列４の１のビットの個数を計数してその結果をビット誤
り検出回路２３へ出力し、ビット誤り検出回路２３では
分離回路２１から出力される第２のビット列３と第２加
算回路２２の出力との差分を計算し、その差分の結果か
ら伝送路のビット誤りを検出しているので１フレーム中
の誤ったビット数が検出できる。
のビット列４の１のビットの個数を計数して図２に示す
データフォーマットで受信部２へ送り、受信部２では第
２の加算器２２で受信した１フレーム中の第１のビット
列４の１のビットの個数を計数してその結果をビット誤
り検出回路２３へ出力し、ビット誤り検出回路２３では
分離回路２１から出力される第２のビット列３と第２加
算回路２２の出力との差分を計算し、その差分の結果か
ら伝送路のビット誤りを検出しているので１フレーム中
の誤ったビット数が検出できる。
【００１０】このようにすると本実施例は、パリティチ
ェック方式より回路規模が複雑であるが、ＣＲＣチェッ
ク方式よりも回路規模が簡単な回路構成で、１フレーム
中の２ビット以上のビット誤り検出ができる。また、パ
リティチェック方式とＣＲＣチェック方式では１フレー
ム中のビット誤り数を計数できないが、本実施例の伝送
路のビット誤り検出方式は、１フレーム中のビット誤り
数を計数できる。
ェック方式より回路規模が複雑であるが、ＣＲＣチェッ
ク方式よりも回路規模が簡単な回路構成で、１フレーム
中の２ビット以上のビット誤り検出ができる。また、パ
リティチェック方式とＣＲＣチェック方式では１フレー
ム中のビット誤り数を計数できないが、本実施例の伝送
路のビット誤り検出方式は、１フレーム中のビット誤り
数を計数できる。
【００１１】
【発明の効果】以上説明したように本発明は、送信側で
計数した１フレーム中の第１のビット列の１のビットの
個数と受信側で１フレーム中の第１のビット列の１のビ
ットの個数との差分を計算してビット誤りを検出するこ
とにより、伝送する信号の１フレーム中のビット誤り数
を計数することができる。
計数した１フレーム中の第１のビット列の１のビットの
個数と受信側で１フレーム中の第１のビット列の１のビ
ットの個数との差分を計算してビット誤りを検出するこ
とにより、伝送する信号の１フレーム中のビット誤り数
を計数することができる。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の主信号のフレーム構成を示すフォー
マット図である。
マット図である。
１１ 第１の加算器 １２ 多重化回路 ２１ 分離回路 ２２ 第２の加算器 ２３ ビット誤り検出回路
Claims (1)
- 【請求項１】 １フレーム中の第１のビット列の１のビ
ットの個数を計数し第２のビット列として出力する第１
の加算器と、前記第１のビット列と前記第２のビット列
とを多重化し多重化信号として伝送路に送出する多重化
回路と、前記伝送路から受信の多重化信号を受信の第１
ビット列と受信の第２ビット列とに分離し出力する分離
回路と、前記受信の第１のビット列から１のビットの個
数を計数し第３のビット列として出力する第２の加算器
と、前記受信の第２のビット列と前記第３のビット列と
の差分を計算するビット誤り検出回路とを有することを
特徴とする伝送路のビット誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22378491A JPH0563682A (ja) | 1991-09-04 | 1991-09-04 | 伝送路のビツト誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22378491A JPH0563682A (ja) | 1991-09-04 | 1991-09-04 | 伝送路のビツト誤り検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563682A true JPH0563682A (ja) | 1993-03-12 |
Family
ID=16803662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22378491A Pending JPH0563682A (ja) | 1991-09-04 | 1991-09-04 | 伝送路のビツト誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563682A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7840881B2 (en) | 2006-01-16 | 2010-11-23 | Mitsubishi Electric Corporation | Communication system |
-
1991
- 1991-09-04 JP JP22378491A patent/JPH0563682A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7840881B2 (en) | 2006-01-16 | 2010-11-23 | Mitsubishi Electric Corporation | Communication system |
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