JPS61126838A - 符号誤り訂正方式 - Google Patents
符号誤り訂正方式Info
- Publication number
- JPS61126838A JPS61126838A JP24847184A JP24847184A JPS61126838A JP S61126838 A JPS61126838 A JP S61126838A JP 24847184 A JP24847184 A JP 24847184A JP 24847184 A JP24847184 A JP 24847184A JP S61126838 A JPS61126838 A JP S61126838A
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- JP
- Japan
- Prior art keywords
- circuit
- error correction
- signal
- code
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/33—Synchronisation based on error coding or decoding
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信信号の伝送路上に発生する符
号誤りを訂正する方式に関する。
号誤りを訂正する方式に関する。
第２図は、従来例符号誤り訂正方式のブロック構成図で
ある。第３図は、従来方式で使用されている同期ディジ
タル信号のフレーム構成を示す図である。図においてＮ
ビットは同期ディジタル信号を、また、Ｍビットは付加
ビットを示す。
ある。第３図は、従来方式で使用されている同期ディジ
タル信号のフレーム構成を示す図である。図においてＮ
ビットは同期ディジタル信号を、また、Ｍビットは付加
ビットを示す。
送信側におけるｎ列（ただし、ｎ≧１とする。）の同期
ディジタル信号１は、速度変換回路１０１により多重化
のための付加ビットが各列に挿入される。付加ビットが
挿入されたｎ列の同期ディジタル信号２は、多重化回路
１０３と送信誤り訂正符号化回路１０２に入力される。
ディジタル信号１は、速度変換回路１０１により多重化
のための付加ビットが各列に挿入される。付加ビットが
挿入されたｎ列の同期ディジタル信号２は、多重化回路
１０３と送信誤り訂正符号化回路１０２に入力される。
送信誤り訂正符号化回路１０２で、この信号２のｎ列Ｎ
ビット信号より送信誤り訂正符号化信号３が生成される
。この送信誤り訂正符号化信号３は、（ｎＸＭ）ビー／
トで構成されている。多重化回路１０３で送信誤り訂
正符号化信号３は付加ビットが挿入されたｎ列の同期デ
ィジタル信号２の付加ビット位置に割当てられて、多重
化信号４として伝送される。
ビット信号より送信誤り訂正符号化信号３が生成される
。この送信誤り訂正符号化信号３は、（ｎＸＭ）ビー／
トで構成されている。多重化回路１０３で送信誤り訂
正符号化信号３は付加ビットが挿入されたｎ列の同期デ
ィジタル信号２の付加ビット位置に割当てられて、多重
化信号４として伝送される。
一方、受信側では誤りを含んだ多重化信号４′の付加ビ
ット位置がフレーム同期回路２０１により検知される。
ット位置がフレーム同期回路２０１により検知される。
受信誤り訂正符号化回路２０２でフレーム同期回路２０
１より出力されるフレーム同期信号５の制御のもとに、
多重化信号４′よりｎ列Ｎビット信号の受信誤り訂正符
号化信号６が生成される。また、分離回路２０５でフレ
ーム同期信号５の制御のちとに、多重化信号４′より送
信側より伝送される送信誤り訂正符号化信号３が分離さ
れ出力信号７が生成される。伝送路において符号誤りが
発生しない場合は、信号３．６および７ば同一の信号で
ある。
１より出力されるフレーム同期信号５の制御のもとに、
多重化信号４′よりｎ列Ｎビット信号の受信誤り訂正符
号化信号６が生成される。また、分離回路２０５でフレ
ーム同期信号５の制御のちとに、多重化信号４′より送
信側より伝送される送信誤り訂正符号化信号３が分離さ
れ出力信号７が生成される。伝送路において符号誤りが
発生しない場合は、信号３．６および７ば同一の信号で
ある。
次に、受信誤り訂正符号化信号６と分離回路２０５の出
力信号７が比較回路２０３で比較されて、伝送路で発生
した符号誤り信号８が生成される。符号誤り検出回路２
０４では、符号誤り信号８をもとに符号誤り位置が検出
され、誤り訂正信号９が生成される。誤り訂正回路２０
６では、送信側より伝送された多重化信号４′に含まれ
る誤り符号が誤り訂正信号９により訂正され、速度変換
回路２０７を経て、送信側で付加した（ｎｘＭ）ビット
の付加ビットが除去され元の信号１１が生成される。送
信側および受信側誤り訂正符号化回路１０２および２０
２は同一構成の回路である。
力信号７が比較回路２０３で比較されて、伝送路で発生
した符号誤り信号８が生成される。符号誤り検出回路２
０４では、符号誤り信号８をもとに符号誤り位置が検出
され、誤り訂正信号９が生成される。誤り訂正回路２０
６では、送信側より伝送された多重化信号４′に含まれ
る誤り符号が誤り訂正信号９により訂正され、速度変換
回路２０７を経て、送信側で付加した（ｎｘＭ）ビット
の付加ビットが除去され元の信号１１が生成される。送
信側および受信側誤り訂正符号化回路１０２および２０
２は同一構成の回路である。
このような従来例方式では、自回線伝送路に情報と誤り
訂正符号化信号を同時に伝送する方式を採用しているた
めに、付加ビットの挿入、除去および送受信間における
フレーム同期を必要とし、回路構成が複雑になる欠点が
あった。
訂正符号化信号を同時に伝送する方式を採用しているた
めに、付加ビットの挿入、除去および送受信間における
フレーム同期を必要とし、回路構成が複雑になる欠点が
あった。
本発明は、上記欠点を除去し、誤り訂正符号化信号を他
回線の伝送路を使用して伝送することにより、自・他回
線伝送路の相対遅延量をあわすことにより、付加ビット
の挿入、除去およびフレーム同期を必要としない方式を
提供することを目的とする。
回線の伝送路を使用して伝送することにより、自・他回
線伝送路の相対遅延量をあわすことにより、付加ビット
の挿入、除去およびフレーム同期を必要としない方式を
提供することを目的とする。
本発明は、誤り訂正に必要な誤り訂正符号化信号を他回
線伝送路を使用して並列伝送することにより、送受信間
での付加ビット挿入、除去およびフレーム同期を不要に
するもので、送信側には、送信するディジタル信号をこ
のディジタル信号が含む誤りを訂正することの可能な符
号に変換する第一の誤り訂正符号化回路と、この第一の
誤り訂正符号化回路の出力信号を上記ディジタル信号と
は別に送信する手段とを備え、受信側には、受信された
上記ディジタル信号が含む誤りを訂正することの可能な
符号に変換する第二の誤り訂正符号化回路と、この第二
の誤り訂正符号化回路の出力と、上記第一の誤り訂正符
号化回路が送信する出力を上記受信側で受信した信号と
を比較する比較回路と、この比較回路の出力信号より符
号誤り位置を検出する符号誤り検出回路と、上記第二の
誤り訂正符号化回路、上記比較回路および上記符号誤り
検出回路に生ずる各遅延量の和に相当する遅延量を上記
受信されるディジタル信号に与える遅延回路と、この遅
延回路の出力信号を上記符号誤り検出回路の出力信号に
より訂正する誤り訂正回路とを備えたことを特徴とする
。
線伝送路を使用して並列伝送することにより、送受信間
での付加ビット挿入、除去およびフレーム同期を不要に
するもので、送信側には、送信するディジタル信号をこ
のディジタル信号が含む誤りを訂正することの可能な符
号に変換する第一の誤り訂正符号化回路と、この第一の
誤り訂正符号化回路の出力信号を上記ディジタル信号と
は別に送信する手段とを備え、受信側には、受信された
上記ディジタル信号が含む誤りを訂正することの可能な
符号に変換する第二の誤り訂正符号化回路と、この第二
の誤り訂正符号化回路の出力と、上記第一の誤り訂正符
号化回路が送信する出力を上記受信側で受信した信号と
を比較する比較回路と、この比較回路の出力信号より符
号誤り位置を検出する符号誤り検出回路と、上記第二の
誤り訂正符号化回路、上記比較回路および上記符号誤り
検出回路に生ずる各遅延量の和に相当する遅延量を上記
受信されるディジタル信号に与える遅延回路と、この遅
延回路の出力信号を上記符号誤り検出回路の出力信号に
より訂正する誤り訂正回路とを備えたことを特徴とする
。
送信側の誤り訂正符号化回路では、送信するディジタル
信号に含まれる誤りを訂正することのできる符号が生成
され、この信号が送信するディジタル信号と別の伝送路
を介して受信側に伝送される。
信号に含まれる誤りを訂正することのできる符号が生成
され、この信号が送信するディジタル信号と別の伝送路
を介して受信側に伝送される。
受信側の誤り訂正符号化回路では受信したディジタル信
号に含まれる誤りを訂正することのできる符号が生成さ
れる。送信側の誤り訂正符号化回路の出力と受信側の誤
り訂正符号化回路の出力とが比較回路で比較され、この
結果に基づいて符号誤り検出回路で符号誤り位置が検出
される。
号に含まれる誤りを訂正することのできる符号が生成さ
れる。送信側の誤り訂正符号化回路の出力と受信側の誤
り訂正符号化回路の出力とが比較回路で比較され、この
結果に基づいて符号誤り検出回路で符号誤り位置が検出
される。
この受信側の誤り訂正符号化回路、比較回路および符号
誤り検出回路には遅延が生ずるが、この遅延量の和に相
当する遅延量が遅延回路により受信したディジタル信号
に与えられ、この遅延されたディジタル信号の誤りが符
号誤り検出回路の出力信号により訂正されて出力される
。
誤り検出回路には遅延が生ずるが、この遅延量の和に相
当する遅延量が遅延回路により受信したディジタル信号
に与えられ、この遅延されたディジタル信号の誤りが符
号誤り検出回路の出力信号により訂正されて出力される
。
以下、図面を参照して本発明の方式が利用された実施例
回路を詳細に説明する。
回路を詳細に説明する。
第３図は本発明にかかわる実施例回路の構成を示すブロ
ック構成図である。
ック構成図である。
まず、本実施例回路の構成と接続を述べる。本実施例回
路の送信側には、第一の誤り訂正符号化回路３０１を備
え、受信側には、遅延回路３０５と、第二の誤り訂正符
号化回路３０３と、比較回路３０２と、符号誤り検出回
路３０４と、誤り訂正回路３０６とを備えている。送信
側にて、図示されていない信号源が出力する同期ディジ
タル信号１１は、第一の伝送路の送信端に接続され、ま
た、誤り訂正符号化回路３０１の人力に接続される。誤
り訂正符号化回路３０１の出力である符号化信号には第
二の伝送路の送信端に接続される。受信側にて、第一の
伝送路の受信端に到来した同期ディジタル信号１１′は
、遅延回路３０５の人力に接続され、この遅延回路３０
５の出力信号１６は誤り訂正回路３０６の一方の人力に
接続される。一方、第二の誤り訂正符号化回路３０３の
出力信号１３および第二の伝送路の受信端に到来した符
号化信号１２′は比較回路３０２の２つの入力のそれぞ
れに接続される。比較回路３０２の出力である符号誤り
信号１４は符号誤り検出回路３０４の入力に接続される
。この符号誤り検出回路３０４の出力である誤り訂正信
号１５は、誤り訂正回路３０６の他方の人力に接続され
る。誤り訂正回路３０６の出力である元の信号１７は外
部の回路に接続される。
路の送信側には、第一の誤り訂正符号化回路３０１を備
え、受信側には、遅延回路３０５と、第二の誤り訂正符
号化回路３０３と、比較回路３０２と、符号誤り検出回
路３０４と、誤り訂正回路３０６とを備えている。送信
側にて、図示されていない信号源が出力する同期ディジ
タル信号１１は、第一の伝送路の送信端に接続され、ま
た、誤り訂正符号化回路３０１の人力に接続される。誤
り訂正符号化回路３０１の出力である符号化信号には第
二の伝送路の送信端に接続される。受信側にて、第一の
伝送路の受信端に到来した同期ディジタル信号１１′は
、遅延回路３０５の人力に接続され、この遅延回路３０
５の出力信号１６は誤り訂正回路３０６の一方の人力に
接続される。一方、第二の誤り訂正符号化回路３０３の
出力信号１３および第二の伝送路の受信端に到来した符
号化信号１２′は比較回路３０２の２つの入力のそれぞ
れに接続される。比較回路３０２の出力である符号誤り
信号１４は符号誤り検出回路３０４の入力に接続される
。この符号誤り検出回路３０４の出力である誤り訂正信
号１５は、誤り訂正回路３０６の他方の人力に接続され
る。誤り訂正回路３０６の出力である元の信号１７は外
部の回路に接続される。
次に、実施例回路の動作を第３図に基づき説明する。図
において、送信側のｎ列（ただし、ｎ≧１とする。）の
同期ディジタル信号１１は、第１の誤り訂正符号化回路
３０１で、各タイムスロット毎にｎ列同時に誤り訂正の
ための符号化が行われ、ｎ個の符号化信号１２が生成さ
れ、ｎ列の信号１２として伝送される。同期ディジタル
信号１１および符号化信号１２は別々の伝送路を使用゛
して伝送される。
において、送信側のｎ列（ただし、ｎ≧１とする。）の
同期ディジタル信号１１は、第１の誤り訂正符号化回路
３０１で、各タイムスロット毎にｎ列同時に誤り訂正の
ための符号化が行われ、ｎ個の符号化信号１２が生成さ
れ、ｎ列の信号１２として伝送される。同期ディジタル
信号１１および符号化信号１２は別々の伝送路を使用゛
して伝送される。
一方、受信側では誤りを含んだ同期ディジタル信号１１
′により、送信側の第一の誤り訂正符号化回路３０１と
同一の回路構成の第二の誤り訂正符号化回路３０３で、
ｎ列の符号化信号１３が生成される。
′により、送信側の第一の誤り訂正符号化回路３０１と
同一の回路構成の第二の誤り訂正符号化回路３０３で、
ｎ列の符号化信号１３が生成される。
ｎ列の符号化信号１３と、他回線伝送路を使用して伝送
されてくるｎ列の符号化信号１２′ とが比較回路３０
２で各列毎に比較され、伝送路にて発生した符号誤り信
号１４を生成する。この符号誤り信号１４はｎ列より構
成されている。符号化信号１２′ と符号化信号１３と
の送信側の同期ディジタル信号１１に対する相対遅延量
を補償する必要が生じたときは、符号化信号１３側に遅
延回路３０５が挿入される。
されてくるｎ列の符号化信号１２′ とが比較回路３０
２で各列毎に比較され、伝送路にて発生した符号誤り信
号１４を生成する。この符号誤り信号１４はｎ列より構
成されている。符号化信号１２′ と符号化信号１３と
の送信側の同期ディジタル信号１１に対する相対遅延量
を補償する必要が生じたときは、符号化信号１３側に遅
延回路３０５が挿入される。
符号誤り検出回路３０４では、符号誤り信号１４をもと
に符号誤り列が検出され、誤り訂正信号１５が生成され
る。誤り訂正回路３０６では、誤り訂正信号１５により
ｎ列の信号１６の誤り列の符号の訂正が行われ、元の信
号１７が生成される。
に符号誤り列が検出され、誤り訂正信号１５が生成され
る。誤り訂正回路３０６では、誤り訂正信号１５により
ｎ列の信号１６の誤り列の符号の訂正が行われ、元の信
号１７が生成される。
遅延回路３０５は、誤り訂正回路３０６に経るまでの受
信した同期ディジタル信号１１’の遅延量と、第二の誤
り訂正符号化回路３０３、比較回路３０２、符号誤り検
出回路３０４の遅延量とを等しくするために挿入される
。
信した同期ディジタル信号１１’の遅延量と、第二の誤
り訂正符号化回路３０３、比較回路３０２、符号誤り検
出回路３０４の遅延量とを等しくするために挿入される
。
以上説明したように、本発明による方式では、誤り訂正
のための符号化信号を他回線伝送路を使用して伝送する
ことにより、ｎ列毎のビット単位で誤り訂正の符号化と
訂正とを行うことができ、したがって、付加ビットの挿
入、除去および送受信間におけるフレーム同期を必要と
しないので、この方式を利用した回路の構成を面単にす
る効果がある。
のための符号化信号を他回線伝送路を使用して伝送する
ことにより、ｎ列毎のビット単位で誤り訂正の符号化と
訂正とを行うことができ、したがって、付加ビットの挿
入、除去および送受信間におけるフレーム同期を必要と
しないので、この方式を利用した回路の構成を面単にす
る効果がある。
第１図は本発明の実施例回路の構成を示すブロック構成
図。 第２図は従来例回路の構成を示すブロック構成図。 第３図は従来例回路に使用される信号のフレーム構成図
。 １０１．２０７・・・速度変換回路、１０２．２０２．
３０１．３０３・・・誤り訂正符号化回路、１０３・・
・多重化回路、２０１・・・フレーム同期回路、２０３
．３０２・・・比較回路、２０４．３０４・・・符号誤
り検出回路、２０５・・・分離回路、２０６．３０６・
・・誤り訂正回路、３０５・・・遅延回路。
図。 第２図は従来例回路の構成を示すブロック構成図。 第３図は従来例回路に使用される信号のフレーム構成図
。 １０１．２０７・・・速度変換回路、１０２．２０２．
３０１．３０３・・・誤り訂正符号化回路、１０３・・
・多重化回路、２０１・・・フレーム同期回路、２０３
．３０２・・・比較回路、２０４．３０４・・・符号誤
り検出回路、２０５・・・分離回路、２０６．３０６・
・・誤り訂正回路、３０５・・・遅延回路。
Claims (1)
- （１）送信側には、 送信するディジタル信号をこのディジタル信号が含む誤
りを訂正することの可能な符号に変換する第一の誤り訂
正符号化回路と、 この第一の誤り訂正符号化回路の出力信号を上記ディジ
タル信号とは別に送信する手段と を備え、 受信側には、 受信されるディジタル信号が含む誤りを訂正することの
可能な符号に変換する第二の誤り訂正符号化回路と、 この第二の誤り訂正符号化回路の出力と、上記第一の誤
り訂正符号化回路が送信する出力を上記受信側で受信し
た信号とを比較する比較回路と、この比較回路の出力信
号より符号誤り位置を検出する符号誤り検出回路と、 上記第二の誤り訂正符号化回路、上記比較回路および上
記符号誤り検出回路に生ずる各遅延量の和に相当する遅
延量を上記受信されるディジタル信号に与える遅延回路
と、 この遅延回路の出力信号を上記符号誤り検出回路の出力
信号により訂正する誤り訂正回路とを備えたことを特徴
とする符号誤り訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847184A JPS61126838A (ja) | 1984-11-22 | 1984-11-22 | 符号誤り訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847184A JPS61126838A (ja) | 1984-11-22 | 1984-11-22 | 符号誤り訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126838A true JPS61126838A (ja) | 1986-06-14 |
Family
ID=17178637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24847184A Pending JPS61126838A (ja) | 1984-11-22 | 1984-11-22 | 符号誤り訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126838A (ja) |
-
1984
- 1984-11-22 JP JP24847184A patent/JPS61126838A/ja active Pending
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