JPH0666744B2

JPH0666744B2 - デイジタル多重通信装置

Info

Publication number: JPH0666744B2
Application number: JP21304984A
Authority: JP
Inventors: 悟基川西; 清司中川; 範章吉開; 順一山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-10-11
Filing date: 1984-10-11
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: JPS6192055A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数ｎチャンネルのデイジタル信号を多重し
て伝送するデイジタル通信装置に関する。特に、伝送符
号に直流平衡性を付与するために、送信装置で1B2B符号
変換を施し、受信装置でこれを復号するデイジタル多重
通信装置に関する。

ここで、1B2B符号変換とは、入力信号の１ビットを２ビ
ットの符号に変換し、通信速度を２倍にして送信する符
号変換をいう。

〔従来の技術〕

従来から、1B2B符号変換を施して送信信号に直流平衡性
を与え、受信側でクロック信号の消失を防止する方式が
広く用いられている。この符号則の一例は第12図に示す
CMI符号則であり、入力信号の一方の論理値（例えば
「１」）に対して「01」または「10」を割り当て、入力
信号の他方の論理値（例えば「０」）に対して「11」と
「00」とを交互に割り当てる方式である。

この符号則の他の一例は同じく第12図に示すDMI符号則
であり、これは、入力信号の一方の論理値（例えば
「１」に対して「11」と「00」とを交互に割り当て、入
力信号の他方の論理値（例えば「０」に対して「10」と
「01」とを入力信号に一方の論理値が現れる毎に交互に
割り当てる方式である。

この1B2B符号変換は、変換回路の規模が小さく、送信信
号の直流平衡性が良いのでデイジタル通信装置に広く利
用されている。

このような符号変換をｎチャンネルのデイジタル信号が
時分割多重された信号に適用する場合には、従来はチャ
ンネルを識別するために特定のチャンネルに対して同期
信号を挿入している。受信側ではこの同期信号を識別す
ることにより、ｎ個のチャンネルを送信側に対応して正
しく分離することができる。

第13図はこのための従来例装置である。送信装置101に
は、４個（この例ではｎ＝４）の入力デイジタル信号を
直列信号に変換する並直列変換回路102の他に同期信号
挿入回路103を備え、この出力を符号変換回路104に与え
て、送信信号に同期信号を付加するように構成されてい
る。また、伝送路106を伝送されてこの信号を受信する
受信装置110では、復号手段で受信信号からクロック信
号を分離し、直並列変換回路113でｎ個の信号を分離す
るときに、同期信号検出回路114で検出された同期信号
により、チャンネルの対応を行うように構成されてい
る。

〔発明が解決しようとする問題点〕

しかし、このような従来装置では、送信装置で同期信号
を挿入するために回路構成が複雑になり、また受信装置
で同期信号を分離するためにも回路構成が複雑になる。
さらに、伝送信号には余分な同期信号のためのビットが
必要であり、伝送効率が低下する欠点がある。

本発明はこれを改良するもので、余分な同期信号のため
のビットを必要とせず、装置構成が簡単であって、チャ
ンネルの識別が可能なデイジタル多重通信方式を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明の第一の発明は、送信装置と受信装置とを備え、
送信装置には、複数ｎチャンネルのデイジタル信号が入
力するｎ個の入力端子と、このｎ個の入力端子の信号を
直列信号に変換する並直列変換回路と、この並直列変換
回路の出力を所定の符号則により1B2B符号変換を施す手
段と、この手段の出力信号が送出される送信出力端子と
を備え、受信装置には、上記送信装置から到来する信号
が入力する受信入力端子と、この受信入力端子の信号を
上記符号則により復号する手段と、この手段の出力に得
られる直列信号をｎ個の信号に分離する直並列変換回路
と、この直並列変換回路の出力が接続されたｎ個の出力
端子とを備えたデイジタル多重通信装置において、上記
送信装置には、上記直列信号の特定のチャンネルに対応
するビットに上記符号則の違反を生じさせる手段を備
え、上記受信装置には、上記受信入力端子の信号から上
記符号則の違反を検出する手段と、この手段の検出出力
のタイミングから上記復号する手段の出力に得られる直
列信号の上記特定チャンネルに対応するビットを識別し
上記ｎ個の出力端子へ送信装置のチャンネルに対応して
分配する手段とを備えたことを特徴とする。

本発明の第二の発明は、上記第一の発明に加えて、送信
信号の符号則が誤り訂正を行うことができる符号則であ
り、受信装置には、符号則の違反が検出されたときに、
この符号則の違反により誤りが生じた信号に誤り訂正を
行う手段を備えたことを特徴とする。

〔作用〕

本発明の装置では、送信装置で特定のチャンネルに対応
するビットに符号則違反を発生させる。受信装置ではこ
の符号則違反を検出し、その違反検出のタイミングから
送信側の上記特定チャンネルを識別する。第二の発明で
は、符号則違反により誤りが生じたビットは誤り訂正を
行い修正することができる。

符号則違反を発生させるための回路手段および符号則違
反を検出するための回路手段は、一般にきわめて簡単な
構成であり、これにより同期信号を挿入する必要がなく
なり、そのための回路が不要になり、そのために伝送効
率が向上する。

〔実施例〕

第１図は本発明第一実施例装置のブロック構成図であ
る。図の上段が送信装置であり、下段が受信装置であ
る。送信装置では、ｎチャンネルのデイジタル信号がｎ
個の入力端子に入力する。このｎ個の入力端子の信号は
並直列変換回路12で直列信号に変換され、符号変換回路
13で1B2B符号変換が施される。この符号変換回路13の出
力は符号則違反付加回路14を介して、送信出力端子15か
ら伝送路19へ送信される。

受信装置では、伝送路19の信号が受信入力端子21に入力
し、符号則違反検出訂正回路22を介して、復号変換回路
23により符号変換回路13で行われた符号変換に対応する
符号が行われる。この出力は直並列変換回路24によりｎ
個の出力端子25に分配される。

ここで本発明の特徴とするところは、送信装置と受信装
置との間で、ｎ個のチャンネルを識別するために、特別
の同期信号を伝送することなく、特定のチャンネルに対
して符号則の違反を生じさせ、受信装置ではこの符号則
の違反を検出してその特定チャンネルを識別するところ
にある。

すなわち、第１図で符号則違反付加回路14は信号線16の
信号にしたがって、特定のチャンネルの信号、例えば第
一チャンネルの信号に、1B2B変換の符号則に１ビットあ
るいは少数の複数ビットの違反を付加する。これは受信
装置の符号則違反検出訂正回路22で検出され、そのタイ
ミングは信号線26により直並列変換回路24に伝達され
る。直並列変換回路24ではこの信号線26に到来するタイ
ミングから、上記特定チャンネル（第一チャンネル）の
タイミングを知り、復調された信号の各チャンネルを正
しく各出力端子25に配分することができる。

符号則違反を生じさせることにより、伝送情報には誤り
が発生する。しかし、この誤りは１ビットあるいは少数
ビットであり、その伝送情報の性質から無視できる場合
がある。たとえば、その伝送情報が音声信号あるいはテ
レビジョン信号などのアナログ信号をデイジタル符号化
した信号であるときには、その信号にわずかの誤りがあ
っても、その情報伝達にはなんら影響がない。また、こ
の誤りは１ビットあるいは少数ビットであるから、送信
装置および受信装置で所定の法則の誤り訂正符号を利用
するならば、受信装置でこれを正しい情報に訂正するこ
とができる。

第２図は本発明の第二実施例装置のブロック構成図であ
る。この例も図の上段は送信装置で下段は受信装置であ
る。送信装置については上記第一実施例装置と同等であ
る。受信装置については、直並列変換回路24の後にマト
リクススイッチ27を設け、復調されたｎチャンネルの信
号の出力端子25への配分を、このマトリクススイッチで
行うように構成されたところに特徴がある。符号則違反
を検出したタイミングは、信号線26からこのマトリクス
スイッチ27に伝達される。この構成では、直並列変換回
路24およびマトリクススイッチ27はその機能が分離され
るので、各要素は市販の集積回路を利用することができ
る利点がある。

第３図はDMI符号を用いた具体的な実施例装置のブロッ
ク構成図である。送信装置のDMI符号則による符号変換
のために、並直列変換回路12の出力に設けた排他的論理
和回路31、およびその排他的論理回路31の出力と入力と
の間に帰還接続された１ビットの遅延回路32により和分
変換を行う。また、DMI符号化および符号則違反の発生
は、出力信号通路に設けた排他的論理回路33と、この排
他的論理和回路33にクロック信号CKを供給するオア回路
34を用い、このオア回路34の一つの入力に信号線16から
タイミング信号を供給することにより行う。

第４図にこの回路の動作タイムチャートを示す。第４図
ａ〜ｊは第３図に×印を付して示すａ〜ｊの点の信号波
形図である。すなわち、４個のチャンネルａ〜ｄの信号
を信号ｅに示すように直列多重信号に変換し、これに和
分符号変換を施して信号ｆを得る。この信号ｆとクロッ
ク信号ｇとの排他的論理和によりDMI符号が得られる
が、信号ｈによりこのクロック信号ｇをインヒビットし
て、符号則違反を発生させる。その結果出力端子の信号
は第４図ｊのようになる。

受信装置では、受信入力端子21の信号をクロック信号CK
とともに排他的論理和回路35に与えその出力から、誤り
検出回路36により誤り検出を行う。排他的論理和回路35
の出力信号とこの誤り検出回路36の出力を排他的論理和
回路37で処理することにより誤りを訂正し、この出力に
差分変換回路38で差分変換を施すことにより、DMI符号
は復号変換されてその出力に直列多重信号を得る。この
直列多重信号は直並列変換回路24により、各チャンネル
に分配されて出力端子25に送出される。このためのタイ
ミング信号は誤り検出回路36から得る。

第５図はこの受信装置の動作タイムチャートである。第
５図ｊ〜ｓは第３図に×印を付して示すｊ〜ｓの点の信
号波形図である。伝送路19では誤りが発生せず、受信信
号ｊは送信装置の出力信号ｊと等しいものとする。この
信号ｊとクロック信号ｋとの排他的論理和をとることに
より信号ｌが得られる。ここで第５図のｌに斜線で示す
部分には符号則違反があるが、この符号則違反の検出に
について説明すると、いま入力信号ｊの信号系列が符号
則違反のないDMI符号の符号列Ｊであるとすると、Ｊ＝｛I₁I₂・・・｝と表すと、である。一方クロック信号は、｛1010101・・・｝と表されるから上記信号Ｊとクロック信号の排他的論理
和をとった信号ＬはＬ＝｛Q₁Q₂・・・・｝と表すと、 Q₂n＝Q₂n_-1 （２）となるはずである。ところが入力信号Ｊは実際には符号
則違反がある信号ｊであるから、上記（１）式を満足し
ないビットが存在する。これが第５図のｌに斜線で示す
部分である。これには、誤り検出回路36は上記（２）式
の違反を検出すればよい。すなわち、Q₂nとQ₂n_-1とを比
較し、 Q₂n≠Q₂n_-1 となる場合に出力を送出すればよい。これが信号ｍであ
る。排他的論理和回路37を通過した信号ｎは誤りが訂正
された信号であり、これからDMI符号則にしたがって復
号変換すれば、信号ｏを得ることができる。この信号は
送信装置の直列多重信号と等価のNRZ信号である。

直並列変換回路24では、これを並列信号に変換し、信号
ｍのタイミングが第一チャンネルｐであると識別するこ
とにより、４個のチャンネルを正しく分配することがで
きる。

第６図は別の実施例受信装置部分のブロック構成図であ
る。この例は直並列変換された信号の分配を直並列変換
回路24で行わずに、別のマトリクススイッチ27で行うよ
うに構成したもので、その動作は第３図の受信装置の部
分と同様に理解することができるので、詳しい説明を省
略する。この構成では、直並列変換回路24およびマトリ
クススイッチ27はそれぞれ一般の集積回路により構成す
ることができる利点がある。

第７図は別の実施例送信装置のブロック構成図である。
この例は符号則違反を発生させる方法に特徴がある。す
なわち、並列入力信号を直列信号に変換する並直列変換
回路12′は、入力するチャンネル数の２倍の入力端子を
備え、入力信号はこの入力単に一つ置きに接続する。そ
の間の入力端子には論理「１」の信号を与え、しかも特
定の一つ（この例では第一チャンネルの次）のみに、論
理「０」を与えておく。この並直列変換回路12′の出力
通路の和分論理変換については、第３図で説明したもの
と同様である。

第８図はこの装置の動作タイムチャートである。第８図
ａ〜ｆは第７図に×印を付して示すａ〜ｆの点の信号波
形図である。第８図ｅ′、ｆ′にはそれぞれｅ、ｆ点の
DMI符号則に誤りがない場合の信号波形を参考のために
示す。

すなわち、第７図に示す構成で、並直列変換回路12′の
入力端子で、各チャンネルの入力がない間のチャンネル
にすべて論理「１」を与えておくと、この回路によりDM
I符号則による変換が行われ、出力端子15には第８図
ｆ′に示す信号が送出されることになる。しかし、第一
チャンネルの次の入力端子には論理「０」を与えてある
ので、端子15の出力信号は第一チャンネルのタイミング
で符号則違反を発生していることになり、その送信出力
は第８図ｆのようになる。これは前記例（第３図）で説
明した送信信号（ｊ）と同等である。

第９図は別の受信装置の実施例ブロック構成図である。
この例は第７図で説明した送信装置に対応して理解する
ことができる。すなわち、受信入力端子21に第８図で説
明した信号ｆが到来する。この信号は排他的論理和回路
41および１ビットの遅延回路42により差分変換が施さ
れ、直並列変換回路24′に入力する。直並列変換回路2
4′では、４個のチャンネルの信号をその２倍の８個の
信号に分配する。４個の端子25には４個のチャンネルの
復調信号が送出され、その間の４個の信号通路には、送
信装置で挿入した信号パターンが得られる。この信号パ
ターンが全部論理「１」であれば、端子21の信号は誤り
のないDMI符号であるが、第７図の説明で述べたよう
に、特定のチャンネル（この例では第一のチャンネル）
の後には、論理「０」を意識的に挿入して、DMI符号則
に対して符号則違反を発生させている。

直並列変換回路24′のクロック信号入力には、分周回路
43、アンド回路44およびオア回路45を介して、端子39か
ら必要なクロック信号が入力する。

上記信号パターンは誤り検出回路46で検出される。この
パターンが「0111」であれば、この誤り検出回路46に出
力がなく、クロック信号は端子39からオア回路45を通過
して、直並列変換回路24′に与えられる。ところが、誤
り検出回路46で検出される信号パターンが「0111」以外
であると、誤り検出回路46はアンド回路44に信号「１」
を送出して、オア回路45を介して周期の８倍長いクロッ
ク信号を与えて、直並列変換回路24′に与えるクロック
信号をインヒビットする。この状態では、直並列変換回
路24′は出力端子の信号配分を順に変更してゆくことに
なる。この状態は誤り検出回路46に所定の信号パターン
「0111」が現れるまで継続する。この所定の信号パター
ンが現れた時点で、クロック信号は正常にもどり、直並
列変換回路24′の各出力には、正しく並列配分された信
号が送出されることになる。

第９図の回路では誤り検出回路46に同期保護回路47が接
続されている。この同期保護回路47は、伝送路で発生す
る散発的なビット誤りを救済するためのものである。す
なわち、伝送路で散発的にビット誤りが発生すると、そ
の都度誤り検出回路46から検出出力が送出されたので
は、同期状態が不安定になる。このために、誤り検出回
路46が所定の複数回にわたり所定の信号パターンを検出
しないときに、はじめて誤りを判定するように構成され
る。これにより、伝送路で散発的に発生するビット誤り
についても、その都度同期動作が繰り返されることがな
くなり、安定な受信状態を維持することができるように
なる。

第10図はこの実施例装置の動作説明用のタイムチャート
である。第10図のｆ〜ｎは第９図に×印を付して示すｆ
〜ｎの点の信号波形図である。第10図ｆは第８図で説明
した送信装置の出力信号ｆである。第10図ではＡ点でク
ロック信号がインヒビットされて、同期制御が実行さ
れ、Ｂ点からは正しい同期状態にはいり、４個のチャン
ネルが正しく配分された状態を示す。

第11図は受信装置の別の実施例についてその要部を説明
するブロック構成図である。この図では誤り検出回路お
よびその出力信号の径路については省略してあるが、前
述の第９図の回路と同様に理解することができる。この
第11図の回路では、並列信号に変換された各チャンネル
の分配は、別のマトリクススイッチ27′で行うように構
成したものであって、その他の構成および動作は第９図
の装置と同様である。マトリクススイッチ27′に与えら
れるクロック信号CKについて、第９図および第10図で詳
しく説明したような同期制御が行われ、端子25には正し
いチャンネルの信号配分が行われるようになる。このよ
うに構成することにより、直並列変換回路24′およびマ
トリクススイッチ27′に市販の集積回路を使用すること
ができる。

上記例に説明したもの以外にも、1B2B変換の符号則はさ
まざまに考えられ、これらによっても同様に本発明を実
施することができる。また、第一の発明を実施するか第
二の発明を実施するか、すなわち受信装置で誤り訂正を
行うか否かは、その回線の性質から設計設定することが
できる事項である。

本発明により多重同期のための回路が簡単化されるの
で、従来多重されずに個別に伝送していた低速のデータ
信号を、簡単に多重化して伝送することができるように
なり、全体として回線の利用効率を著しく経済化するこ
とができる。

〔発明の効果〕

以上説明したように、本発明によれば、送信装置と受信
装置との多重同期が、特別の同期回路を設けることなく
実現できるので、装置が簡単化かつ経済化される利点が
ある。また、伝送路に同期信号を伝送する必要がないか
ら、伝送路の利用効率が高くなる利点がある。

本発明を実施することにより、多重同期が簡単になるた
め、複数の低速信号を多重して一つの回線に伝送するこ
とが容易になり、回線の利用効率を高くすることができ
る。特に、これを加入者回線に実施することにより、加
入者回線の利用効率を高くし経済化することになる。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。第２図は本発明第二実施例装置のブロック構成図。第３図は本発明をDMI符号について実施する場合の具体
的な装置ブロック構成図。第４図はその送信装置の動作説明用タイムチャート。第５図はその受信装置の動作説明用タイムチャート。第６図は受信装置の別の実施例装置ブロック構成図。第７図は送信装置の別の実施例装置ブロック構成図。第８図は第７図に示す実施例装置の動作説明用タイムチ
ャート。第９図は受信装置の別の実施例装置ブロック構成図。第10図は第９図に示す実施例装置の動作説明用タイムチ
ャート。第11図は受信装置のさらに別の実施例装置のブロック構
成図。第12図は伝送符号の例を説明するための波形図。第13図は従来例装置のブロック構成図。 11……入力端子、12……並直列変換回路、13……1B2B符
号変換を施す変換回路、14……符号則違反付加回路、15
……送信出力端子、19……伝送路、21……受信入力端
子、22……符号則違反検出および訂正回路、23……1B2B
符号をその変換符号則にしたがって復号する復号回路、
24……直並列変換回路、25……出力端子。

Claims

【特許請求の範囲】

【請求項１】送信装置と受信装置とを備え、送信装置には、複数ｎチャンネルのデイジタル信号が入力するｎ個の入
力端子と、このｎ個の入力端子の信号を直列信号に変換する並直列
変換回路と、この並直列変換回路の出力を所定の符号則により1B2B符
号変換を施す手段と、この手段の出力信号が送出される送信出力端子とを備え、受信装置には、上記送信装置から到来する信号が入力する受信入力端子
と、この受信入力端子の信号を上記符号則により復号する手
段と、この手段の出力に得られる直列信号をｎ個の信号に分離
する直並列変換回路と、この直並列変換回路の出力が接続されたｎ個の出力端子
とを備えたデイジタル多重通信装置において、上記送信装置には、上記直列信号の特定のチャンネルに対応するビットに上
記符号則の違反を生じさせる手段を備え、上記受信装置には、上記受信入力端子の信号から上記符号則の違反を検出す
る手段と、この手段の検出出力のタイミングから上記復号する手段
の出力に得られる直列信号の上記特定チャンネルに対応
するビットを識別し上記ｎ個の出力端子へ送信装置のチ
ャンネルに対応して分配する手段とを備えたことを特徴とするデイジタル多重通信装置。
【請求項２】分配する手段は直並列変換回路に含まれる
特許請求の範囲第（１）項に記載のデイジタル多重通信
装置。
【請求項３】分配する手段は直並列変換回路の後段に別
に設けられた特許請求の範囲第（１）項に記載のデイジ
タル多重通信装置。
【請求項４】送信装置と受信装置とを備え、送信装置には、複数ｎチャンネルのデイジタル信号が入力するｎ個の入
力端子と、このｎ個の入力端子の信号を直列信号に変換する並直列
変換回路と、この並直列変換回路の出力を所定の符号則により1B2B符
号変換を施す手段と、この手段の出力信号が送出される送信出力端子とを備え、受信装置には、上記送信装置から到来する信号が入力する受信入力端子
と、この受信入力端子の信号を上記符号則により復号する手
段と、この手段の出力に得られる直列信号をｎ個の信号に分離
する直並列変換回路と、この直並列変換回路の出力が接続されたｎ個の出力端子
とを備えたデイジタル多重通信装置において、上記符号則は誤り訂正を行うことができる符号則であ
り、上記送信装置には、上記直列信号の特定のチャンネルに対応するビットに上
記符号則の違反を生じさせる手段を備え、上記受信装置には、上記受信入力端子の信号から上記符号則の違反を検出す
る手段と、この手段の検出出力に基づいて誤りのある符号を訂正す
る手段と、上記符号則違反の違反を検出する手段の検出出力のタイ
ミングから上記復号する手段の出力に得られる直列信号
の上記特定チャンネルに対応するビットを識別し上記ｎ
個の出力端子へ送信装置のチャンネルに対応して分配す
る手段とを備えたことを特徴とするデイジタル多重通信装置。
【請求項５】符号則がCMI符号則である特許請求の範囲
第（４）項に記載のデイジタル多重通信装置。
【請求項６】符号則がDMI符号則である特許請求の範囲
第（４）項に記載のデイジタル多重通信装置。
【請求項７】1B2B符号変換を施す手段には、直列信号を１ビット遅延させる手段と、この手段の出力信号と上記直列信号との和をとる手段
と、この手段の出力信号とクロック信号との排他的論理和を
とる手段とを含み、符号則の違反を生じさせる手段は、特定のチャンネルに
対応するタイミングで上記クロック信号をインヒビット
する手段である特許請求の範囲第（６）項に記載のデイジタル多重通信
装置。
【請求項８】復号する手段には受信直列信号に差分変換
を施す手段を含む特許請求の範囲第（６）項に記載のデイジタル多重通信
装置。
【請求項９】1B2B符号変換を施す手段は各チャンネルの
信号の後に論理「１」のビットを挿入する手段を含み、符号則の違反を生じさせる手段は、特定のチャンネルの
後の上記論理「１」のビットを論理「０」とする手段で
ある特許請求の範囲第（６）項に記載のデイジタル多重通信
装置。