JPH0556862B2 - - Google Patents
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- Publication number
- JPH0556862B2 JPH0556862B2 JP26854586A JP26854586A JPH0556862B2 JP H0556862 B2 JPH0556862 B2 JP H0556862B2 JP 26854586 A JP26854586 A JP 26854586A JP 26854586 A JP26854586 A JP 26854586A JP H0556862 B2 JPH0556862 B2 JP H0556862B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- board
- wiring board
- auxiliary
- main wiring
- Prior art date
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- Expired - Lifetime
Links
- 230000008439 repair process Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 description 9
- 238000001816 cooling Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度配線を有する高密度実装モジユ
ールに係り、とくに配線補修のさい容易に高密度
化を可能としかつ低雑音を満足しうる高密度実装
モジユールに関する。
ールに係り、とくに配線補修のさい容易に高密度
化を可能としかつ低雑音を満足しうる高密度実装
モジユールに関する。
〔従来の技術〕
高密度論理モジユールにおいては、一般に多く
のLSIチツプを搭載した多層配線基板により構成
されている。
のLSIチツプを搭載した多層配線基板により構成
されている。
たとえば、日経エレクトロニクス
（NIKEIELECTRONICS）1984年３月26日号第
166頁乃至第177頁に記載され、第３図および第４
図に示す如きものが提案されている。
（NIKEIELECTRONICS）1984年３月26日号第
166頁乃至第177頁に記載され、第３図および第４
図に示す如きものが提案されている。
すなわち、第３図に示す如く多層配線基板１上
に間隔３をおいて多数のLSIチツプ２が搭載され
たものが提案されている。而して、これら多数の
LSIチツプ２間の空いた部分３は、冷却上の制約
および動作チエツクのためのプロービングパツド
領域などに使用される。またその他に設計変更お
よび基板不良による補修のための布線領域にも使
用される。
に間隔３をおいて多数のLSIチツプ２が搭載され
たものが提案されている。而して、これら多数の
LSIチツプ２間の空いた部分３は、冷却上の制約
および動作チエツクのためのプロービングパツド
領域などに使用される。またその他に設計変更お
よび基板不良による補修のための布線領域にも使
用される。
補修布線については、第４図に示す如く、LSI
チツプ２にはんだ４にて接続する接続用電極５が
直接主配線基板１の内部配線６に接続されずに補
修用配線７および補修板８，９を介して接続して
いる。もし配線変更を行なう場合には図の右側の
補修板９のようにレーザなどによつて２個９ａ，
９ｂに切断し、LSIチツプ２からの配線７を内部
配線６に分離してその後必要に応じて布線１０を
行なつている。
チツプ２にはんだ４にて接続する接続用電極５が
直接主配線基板１の内部配線６に接続されずに補
修用配線７および補修板８，９を介して接続して
いる。もし配線変更を行なう場合には図の右側の
補修板９のようにレーザなどによつて２個９ａ，
９ｂに切断し、LSIチツプ２からの配線７を内部
配線６に分離してその後必要に応じて布線１０を
行なつている。
前記従来技術の如き補修布線方式においてはつ
ぎに述べるような問題点がある。
ぎに述べるような問題点がある。
(i) すなわち単線では線路の特性インピーダンス
が内部配線５のそれと一致させられないため、
接続部で信号の反射が発生して雑音が増大す
る。
が内部配線５のそれと一致させられないため、
接続部で信号の反射が発生して雑音が増大す
る。
(ii) また、前記の特性インピーダンスを確保する
ため、ペア線および同軸線などを使用すると、
布線のための領域を広くする必要があるので、
高密度が妨げられる。
ため、ペア線および同軸線などを使用すると、
布線のための領域を広くする必要があるので、
高密度が妨げられる。
本発明の目的は前記従来技術の問題を解決し、
特性インピーダンスの整合を可能とし、かつ高密
度化を可能とする高密度実装モジユールを提供す
ることにある。
特性インピーダンスの整合を可能とし、かつ高密
度化を可能とする高密度実装モジユールを提供す
ることにある。
前記の目的は、複数のLSIを搭載した多層の主
配線基板と、この多層の主配線基板に対して平行
に配置され、前記複数のLSIに対応して開口部を
有する補助基板とを有し、かつこの補助基板の電
極と、前記主配線基板の電極とを取外し可能に接
続することにより達成される。
配線基板と、この多層の主配線基板に対して平行
に配置され、前記複数のLSIに対応して開口部を
有する補助基板とを有し、かつこの補助基板の電
極と、前記主配線基板の電極とを取外し可能に接
続することにより達成される。
本発明においては、補助基板を主配線基板と取
外し可能に接続されているので、取り外されたの
ち、主配線基板上の電極が従来と同様レーザカツ
トなどで必要に応じて切断することができる。
外し可能に接続されているので、取り外されたの
ち、主配線基板上の電極が従来と同様レーザカツ
トなどで必要に応じて切断することができる。
また補助基板を補修する回路に応じて多層基板
として形成されるが、通常の多層配線と同様、電
源、レフアレンズ層を形成することにより配線の
特性インピーダンスを必要な値に設定することが
でき、かつこの補助基板の電極を主配線基板の電
極とが接続されることになるが、これは電極上に
布線されることに相当し、布線のために特別な面
積を必要としないので、高密度化が可能である。
として形成されるが、通常の多層配線と同様、電
源、レフアレンズ層を形成することにより配線の
特性インピーダンスを必要な値に設定することが
でき、かつこの補助基板の電極を主配線基板の電
極とが接続されることになるが、これは電極上に
布線されることに相当し、布線のために特別な面
積を必要としないので、高密度化が可能である。
以下、本発明の一実施例を示す第１図および第
２図について説明する。第１図は本発明による高
密度実装モジユールを示す一部断面側面図、第２
図は第１図の平面図である。
２図について説明する。第１図は本発明による高
密度実装モジユールを示す一部断面側面図、第２
図は第１図の平面図である。
第１図および第２図に示す如く、主配線基板１
上に間隔をおいて平行に配置された補助基板１１
はLSIチツプ２を間隙を有する如く遊嵌する多数
の開口部１２を形成し、これら開口部１２内に前
記LSIチツプ２に発生する熱を外部に取り出すた
めの冷却手段（図示せず）を該LSIチツプ２に近
接あるいは密着するように設置している。また補
助基板１１は前記LSIチツプ２間毎に間隔をおい
て上下方向に貫通する２個の内部配線１２ａ，１
２ｂを有し、これら２個の内部配線１２ａ，１２
ｂ間には、該２個の内部配線１２ａ，１２ｂから
それぞれ対向方向に向つて間隔をおいて水平方向
に延びる２個の線１２ｃ，１２ｄと、これら２個
の線１２ｃ，１２ｄ間に平行に形成された電源１
２ｅとによりレフアレンス層を形成し、これによ
つて特性インピーダンスの整合を行なつている。
さらに前記補助基板１１はその上面には前記２個
の内部配線１２ａ，１２ｂに接続する動作チエツ
ク用プロービングパツト１３が設置され、下端面
は前記内部配線１２ａ，１２ｂを前記主配線基板
１の上面に設置された２個の接続用電極５ａ，５
ｂにはんだ１４にて接続している。前記一方（図
の右側）の接続用電極５ａは補修用配線７および
はんだ４を介して図の右側のLSIチツプ２に接続
するとともに内部配線６と接続し、他方（図の左
側）の接続用電極５ｂはレーザなどによつて２個
５b′，５″に切断され、その一方（図の左側）の
分割接続用電極５b′は補修用配線７およびはんだ
４を介して図の左側のLSIチツプ２と接続し、他
（図の右側）の分割接続用電極５b″は内部配線６
と接続している。
上に間隔をおいて平行に配置された補助基板１１
はLSIチツプ２を間隙を有する如く遊嵌する多数
の開口部１２を形成し、これら開口部１２内に前
記LSIチツプ２に発生する熱を外部に取り出すた
めの冷却手段（図示せず）を該LSIチツプ２に近
接あるいは密着するように設置している。また補
助基板１１は前記LSIチツプ２間毎に間隔をおい
て上下方向に貫通する２個の内部配線１２ａ，１
２ｂを有し、これら２個の内部配線１２ａ，１２
ｂ間には、該２個の内部配線１２ａ，１２ｂから
それぞれ対向方向に向つて間隔をおいて水平方向
に延びる２個の線１２ｃ，１２ｄと、これら２個
の線１２ｃ，１２ｄ間に平行に形成された電源１
２ｅとによりレフアレンス層を形成し、これによ
つて特性インピーダンスの整合を行なつている。
さらに前記補助基板１１はその上面には前記２個
の内部配線１２ａ，１２ｂに接続する動作チエツ
ク用プロービングパツト１３が設置され、下端面
は前記内部配線１２ａ，１２ｂを前記主配線基板
１の上面に設置された２個の接続用電極５ａ，５
ｂにはんだ１４にて接続している。前記一方（図
の右側）の接続用電極５ａは補修用配線７および
はんだ４を介して図の右側のLSIチツプ２に接続
するとともに内部配線６と接続し、他方（図の左
側）の接続用電極５ｂはレーザなどによつて２個
５b′，５″に切断され、その一方（図の左側）の
分割接続用電極５b′は補修用配線７およびはんだ
４を介して図の左側のLSIチツプ２と接続し、他
（図の右側）の分割接続用電極５b″は内部配線６
と接続している。
なお、前記補助基板１１と前記主配線基板１と
は同一の材料で形成した方が熱膨張係数の点で好
ましい。また前記補助基板１１接続用のはんだ１
４は前記LSIチツプ２接続用のはんだ４よりも融
点の低い方がプロセス温度のハイアラーキ上有利
である。
は同一の材料で形成した方が熱膨張係数の点で好
ましい。また前記補助基板１１接続用のはんだ１
４は前記LSIチツプ２接続用のはんだ４よりも融
点の低い方がプロセス温度のハイアラーキ上有利
である。
本発明による高密度実装モジユールは前記の如
き構成されているから、前記主配線基板１および
補助基板１２内の布線部分、主配線基板１と補助
基板１２およびLSIチツプ２との布線接続部分と
動作チエツク用プロービングパツト１３とが互い
に立体的に重合するように配置することができこ
れによつて平面方向での高密度化が可能になる。
これに加えて補助配線１２内の電源１２ｅとレフ
アレンス層とにより特性インピーダンスの整合を
行うことができるので特性インピーダンスを設計
値どおりに設定することができる。
き構成されているから、前記主配線基板１および
補助基板１２内の布線部分、主配線基板１と補助
基板１２およびLSIチツプ２との布線接続部分と
動作チエツク用プロービングパツト１３とが互い
に立体的に重合するように配置することができこ
れによつて平面方向での高密度化が可能になる。
これに加えて補助配線１２内の電源１２ｅとレフ
アレンス層とにより特性インピーダンスの整合を
行うことができるので特性インピーダンスを設計
値どおりに設定することができる。
なお、本実施例においては、はんだによる溶融
接続のベアチツプの場合を示すが、これに限定さ
れるものではなく、任意のパツケージのLSIにつ
いても適用することができる。
接続のベアチツプの場合を示すが、これに限定さ
れるものではなく、任意のパツケージのLSIにつ
いても適用することができる。
本発明によれば、高密度化が可能であるのみで
なく、特性インピーダンスを一定にした補修配線
が可能であるから、反射雑音の低域および伝送の
高速化をはかることができる。
なく、特性インピーダンスを一定にした補修配線
が可能であるから、反射雑音の低域および伝送の
高速化をはかることができる。
第１図は本発明の実施例である高密度実装モジ
ユールの一部断面側面図、第２図は第１図の平面
図、第３図は従来の高密度実装モジユールの平面
図、第４図は第３図の一部断面側面図である。 １……主配線基板、２……LSIチツプ、４，１
４……はんだ、５……接続用電極、６……主配線
基板の内部配線、７……補修用配線。
ユールの一部断面側面図、第２図は第１図の平面
図、第３図は従来の高密度実装モジユールの平面
図、第４図は第３図の一部断面側面図である。 １……主配線基板、２……LSIチツプ、４，１
４……はんだ、５……接続用電極、６……主配線
基板の内部配線、７……補修用配線。
Claims (1)
- 【特許請求の範囲】 １ 複数のLSIを搭載した多層の主配線基板と、
この主配線基板に対して間隔をおいて平行に配置
され、前記複数のLSIを遊嵌する開口部を有する
補助基板とを有し、かつこの補助基板と前記主配
線基板の電極とを取外し可能に接続するように構
成したことを特徴とする高密度実装モジユール。 ２ 前記主配線基板の電極は複数個に分割されて
その一方を内部配線と接続し、他方は前記内部配
線と連結されずに補修用配線を介して前記補助基
板とLSIとを接続するように構成したことを特徴
とする特許請求の範囲第１項記載の高密度実装モ
ジユール。 ３ 前記補助基板は特性インピーダンスを整合す
るための電源およびレフアレンス層を有すること
を特徴とする特許請求の範囲第１項記載の高密度
実装モジユール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268545A JPS63124449A (ja) | 1986-11-13 | 1986-11-13 | 高密度実装モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268545A JPS63124449A (ja) | 1986-11-13 | 1986-11-13 | 高密度実装モジユ−ル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124449A JPS63124449A (ja) | 1988-05-27 |
| JPH0556862B2 true JPH0556862B2 (ja) | 1993-08-20 |
Family
ID=17460016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268545A Granted JPS63124449A (ja) | 1986-11-13 | 1986-11-13 | 高密度実装モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124449A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169872A (ja) * | 1993-12-13 | 1995-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-11-13 JP JP61268545A patent/JPS63124449A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63124449A (ja) | 1988-05-27 |
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