JPS63124449A - 高密度実装モジユ−ル - Google Patents
高密度実装モジユ−ルInfo
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- JPS63124449A JPS63124449A JP61268545A JP26854586A JPS63124449A JP S63124449 A JPS63124449 A JP S63124449A JP 61268545 A JP61268545 A JP 61268545A JP 26854586 A JP26854586 A JP 26854586A JP S63124449 A JPS63124449 A JP S63124449A
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- JP
- Japan
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- board
- wiring
- electrode
- density mounting
- mounting module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008439 repair process Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 abstract description 9
- 238000001816 cooling Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度配線を有する高密度実装モジュールに係
り、とくに配線補修のさい容易に高密度化を可能としか
つ低雑音を満足しうる高密度実装モジュールに関する。
り、とくに配線補修のさい容易に高密度化を可能としか
つ低雑音を満足しうる高密度実装モジュールに関する。
高密度論理モジュールにおいては、一般に多くのＬＳＩ
チップを搭載した多層配線基板より構成されている。
チップを搭載した多層配線基板より構成されている。
たとえば、日経エレクトロニクス（ＮＩＫＥＩＥＬＥＣ
ＴＲＯＮＩＣ８）１９８４年３月２６日号第１６６頁乃
至第１７７頁に記載され、第３図および第４図に示す如
きものが提案されている。
ＴＲＯＮＩＣ８）１９８４年３月２６日号第１６６頁乃
至第１７７頁に記載され、第３図および第４図に示す如
きものが提案されている。
すなわち、第３図に示す如く多層配線基板１上に間隔３
をおいて多数のＬＳＩチップ２が搭載されたものが提案
されている。而して、これら多数のＬＳＩチップ２間の
空いた部分３は、冷却上の制約および動作チェックのた
めのブローピングパラド領域などに使用される。またそ
の他に設計変更および基板不良による補修のための布線
領域にも使用される。
をおいて多数のＬＳＩチップ２が搭載されたものが提案
されている。而して、これら多数のＬＳＩチップ２間の
空いた部分３は、冷却上の制約および動作チェックのた
めのブローピングパラド領域などに使用される。またそ
の他に設計変更および基板不良による補修のための布線
領域にも使用される。
補修布線については、第４図に示す如く、ＬＳＩチップ
２にはんだ４にて接続する接続用電極５が直接主配線基
板１の内部配線６に接続されずに補修用配線７および補
修板８，９を介して接続している。もし配線変更を行な
う場合には図の右側の補修板９のようにレーザなどによ
って２個９ａ。
２にはんだ４にて接続する接続用電極５が直接主配線基
板１の内部配線６に接続されずに補修用配線７および補
修板８，９を介して接続している。もし配線変更を行な
う場合には図の右側の補修板９のようにレーザなどによ
って２個９ａ。
９ｂに切断し、ＬＳＩチップ２からの配線７を内部配線
６に分離してその後必要に応じて布線１０を行なってい
る。
６に分離してその後必要に応じて布線１０を行なってい
る。
前記従来技術の如き補修布線方式においてはつぎに述べ
るような問題点がある。
るような問題点がある。
（ｉ）すなわち単線では線路の特性インピーダンスが内
部配線５のそれと一致させられないため、接続部で信号
の反射が発生して雑音が増大する。
部配線５のそれと一致させられないため、接続部で信号
の反射が発生して雑音が増大する。
（ｉｉ）また、前記の特性インピーダンスを確保するた
め、ペア線および同軸線などを使用すると、布線のため
の領域を広くする必要があるので、高密度化が妨げられ
る。
め、ペア線および同軸線などを使用すると、布線のため
の領域を広くする必要があるので、高密度化が妨げられ
る。
本発明の目的は前記従来技術の問題を解決し、特性イン
ピーダンスの整合を可能とし、かつ高密度化を可能とす
る高密度実装モジュールを提供することにある。
ピーダンスの整合を可能とし、かつ高密度化を可能とす
る高密度実装モジュールを提供することにある。
前記の目的は、複数のＬＳＩを搭載した多層の主配線基
板と、この多層の主配線基板に対して平行に配置され、
前記複数のＬＳＩに対応して開口部を有する補助基板と
を有し、かつこの補助基板の電極と、前記主配線基板の
電極とを取外し可能に接続することにより達成される。
板と、この多層の主配線基板に対して平行に配置され、
前記複数のＬＳＩに対応して開口部を有する補助基板と
を有し、かつこの補助基板の電極と、前記主配線基板の
電極とを取外し可能に接続することにより達成される。
本発明においては、補助基板を主配線基板と取外し可能
に接続されているので、取り外されたのち、主配線基板
上の電極が従来と同様レーザカットなどで必要に応じて
切断することができる。
に接続されているので、取り外されたのち、主配線基板
上の電極が従来と同様レーザカットなどで必要に応じて
切断することができる。
また補助基板を補修する回路に応じて多層基板として形
成されるが、通常の多層配線と同様、電源、レファレン
ス層を形成することにより配線の特性インピーダンスを
必要な値に設定することができ、かつこの補助基板の電
極を主配線基板の電極とが接続されることになるが、こ
れは電極上に布線されることに相当し、布線のために特
別な面積を必要としないので、高密度化が可能である。
成されるが、通常の多層配線と同様、電源、レファレン
ス層を形成することにより配線の特性インピーダンスを
必要な値に設定することができ、かつこの補助基板の電
極を主配線基板の電極とが接続されることになるが、こ
れは電極上に布線されることに相当し、布線のために特
別な面積を必要としないので、高密度化が可能である。
以下、本発明の一実施例を示す第１図および第２図につ
いて説明する。第１図は本発明による高密度実装モジュ
ールを示す一部断面側面図、第２図は第１図の平面図で
ある。
いて説明する。第１図は本発明による高密度実装モジュ
ールを示す一部断面側面図、第２図は第１図の平面図で
ある。
第１図および第２図に示す如く、主配線基板１上に間隔
をおいて平行に配置された補助基板１１はＬＳＩチップ
２を間隙を有する如く遊嵌する多数の開口部１２を形成
し、これら開口部１２内に前記ＬＳＩチップ２に発生す
る熱を外部に取り出すための冷却手段（図示せず）を該
ＬＳＩチップ２に近接あるいは密着するように設置して
いる。また補助基板１１は前記ＬＳＩチップ２間毎に間
隔をおいて上下方向に貫通する２個の内部配線１２ａ、
１２ｂを有し、これら２個の内部配線１２ａ、 ＬＺ
ｂ間には、該２個の内部配線１２ａ、 １２ｂからそれ
ぞれ対向方向に向って間隔をおいて水平方向に延びる２
個の線１２ｃ、 １２ｄと、これら２個の線１２ｃ、
１２ｄ間に平行に形成された電源１２ｇとによりレファ
レンス層を形成し、これによって特性インピーダンスの
整合を行なっている。さらに前記補助基板１１はその上
面には前記２個の内部配線１２ａ、 １２ｂに接続する
動作チェック用ブロービングパット１３が設置され、下
端面は前記内部配線１２ａ、 １２ｂを前記主配線基板
１の上面に設置された２個の接続用電極５ａ、５ｂには
んだ１４にて接続している。前記一方（図の右側）の接
続用電極５ａは補修用配線７およびはんだ４を介して図
の右側のＬＳＩチップ２に接続するとともに内部配線６
と接続し、他方（図の左側）の接続用電極５ｂはレーザ
などによって２個５ｂ’５ｂ’に切断され、その一方（
図の左側）の分割接続用電極５ｂ’は補修用配線７およ
びはんだ４を介して図の左側のＬＳＩチップ２と接続し
、他（図の右側）の分割接続用電極５ｂ’は内部配線６
と接続している。
をおいて平行に配置された補助基板１１はＬＳＩチップ
２を間隙を有する如く遊嵌する多数の開口部１２を形成
し、これら開口部１２内に前記ＬＳＩチップ２に発生す
る熱を外部に取り出すための冷却手段（図示せず）を該
ＬＳＩチップ２に近接あるいは密着するように設置して
いる。また補助基板１１は前記ＬＳＩチップ２間毎に間
隔をおいて上下方向に貫通する２個の内部配線１２ａ、
１２ｂを有し、これら２個の内部配線１２ａ、 ＬＺ
ｂ間には、該２個の内部配線１２ａ、 １２ｂからそれ
ぞれ対向方向に向って間隔をおいて水平方向に延びる２
個の線１２ｃ、 １２ｄと、これら２個の線１２ｃ、
１２ｄ間に平行に形成された電源１２ｇとによりレファ
レンス層を形成し、これによって特性インピーダンスの
整合を行なっている。さらに前記補助基板１１はその上
面には前記２個の内部配線１２ａ、 １２ｂに接続する
動作チェック用ブロービングパット１３が設置され、下
端面は前記内部配線１２ａ、 １２ｂを前記主配線基板
１の上面に設置された２個の接続用電極５ａ、５ｂには
んだ１４にて接続している。前記一方（図の右側）の接
続用電極５ａは補修用配線７およびはんだ４を介して図
の右側のＬＳＩチップ２に接続するとともに内部配線６
と接続し、他方（図の左側）の接続用電極５ｂはレーザ
などによって２個５ｂ’５ｂ’に切断され、その一方（
図の左側）の分割接続用電極５ｂ’は補修用配線７およ
びはんだ４を介して図の左側のＬＳＩチップ２と接続し
、他（図の右側）の分割接続用電極５ｂ’は内部配線６
と接続している。
なお、前記補助基板１１と前記主配線基板１とは同一の
材料で形成した方が熱膨張係数の点で好ましい。また前
記補助基板１１接続用のはんだ１４は前記ＬＳＩチップ
２接続用のはんだ４よりも融点の低い方がプロセス温度
のハイアラーキ上有利である。
材料で形成した方が熱膨張係数の点で好ましい。また前
記補助基板１１接続用のはんだ１４は前記ＬＳＩチップ
２接続用のはんだ４よりも融点の低い方がプロセス温度
のハイアラーキ上有利である。
本発明による高密度実装モジュールは前記の如き構成さ
れているから、前記主配線基板１および補助基板１２内
の布線部分、主配線基板１と補助基板１２およびＬＳＩ
チップ２との布線接続部分と動作チェック用ブロービン
グパット１３とが互いに立体的に重合するように配置す
ることができこれによって平面方向での高密度化が可能
になる。これに加えて補助配線１２内の電源１２ｅとレ
ファレンス層とにより特性インピーダンスの整合を行な
うことができるので特性インピーダンスを設計値どおり
に設定することができる。
れているから、前記主配線基板１および補助基板１２内
の布線部分、主配線基板１と補助基板１２およびＬＳＩ
チップ２との布線接続部分と動作チェック用ブロービン
グパット１３とが互いに立体的に重合するように配置す
ることができこれによって平面方向での高密度化が可能
になる。これに加えて補助配線１２内の電源１２ｅとレ
ファレンス層とにより特性インピーダンスの整合を行な
うことができるので特性インピーダンスを設計値どおり
に設定することができる。
なお、本実施例においては、はんだによる溶融接続のペ
アチップの場合を示すが、これに限定されるものでなく
、任意のパッケージのＬＳＩについても適用することが
できる。
アチップの場合を示すが、これに限定されるものでなく
、任意のパッケージのＬＳＩについても適用することが
できる。
本発明によれば、高密度化が可能であるのみでなく、特
性インピーダンスを一定にした補修配線が可能であるか
ら、反射雑音の低減および伝送の高速化をはかることが
できる。
性インピーダンスを一定にした補修配線が可能であるか
ら、反射雑音の低減および伝送の高速化をはかることが
できる。
第１１図は本発明の実施例である高密度実装モジュール
の一部断面側面図、第２図は第１図の平面図、第３図は
従来の高密度実装モジュールの平面図、第４図は第３図
の一部断面側面図である。 １・・・主配線基板、２・・・ＬＳＩチップ、４，１４
・・・はんだ、５・・・接続用電極、６・・・主配線基
板の内部配線、７・・・補修用配線。
の一部断面側面図、第２図は第１図の平面図、第３図は
従来の高密度実装モジュールの平面図、第４図は第３図
の一部断面側面図である。 １・・・主配線基板、２・・・ＬＳＩチップ、４，１４
・・・はんだ、５・・・接続用電極、６・・・主配線基
板の内部配線、７・・・補修用配線。
Claims (1)
- 【特許請求の範囲】 １、複数のＬＳＩを搭載した多層の主配線基板と、この
主配線基板に対して間隔をおいて平行に配置され、前記
複数のＬＳＩを遊嵌する開口部を有する補助基板とを有
し、かつこの補助基板と前記主配線基板の電極とを取外
し可能に接続するように構成したことを特徴とする高密
度実装モジュール。 ２、前記主配線基板の電極は複数個に分割されてその一
方を内部配線と接続し、他方は前記内部配線と連結され
ずに補修用配線を介して前記補助基板とＬＳＩとを接続
するように構成したことを特徴とする特許請求の範囲第
１項記載の高密度実装モジュール。 ３、前記補助基板は特性インピーダンスを整合するため
の電源およびレファレンス層を有することを特徴とする
特許請求の範囲第１項記載の高密度実装モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268545A JPS63124449A (ja) | 1986-11-13 | 1986-11-13 | 高密度実装モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268545A JPS63124449A (ja) | 1986-11-13 | 1986-11-13 | 高密度実装モジユ−ル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124449A true JPS63124449A (ja) | 1988-05-27 |
| JPH0556862B2 JPH0556862B2 (ja) | 1993-08-20 |
Family
ID=17460016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268545A Granted JPS63124449A (ja) | 1986-11-13 | 1986-11-13 | 高密度実装モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521435A (en) * | 1993-12-13 | 1996-05-28 | Fujitsu Limited | Semiconductor device and a fabrication process thereof |
-
1986
- 1986-11-13 JP JP61268545A patent/JPS63124449A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521435A (en) * | 1993-12-13 | 1996-05-28 | Fujitsu Limited | Semiconductor device and a fabrication process thereof |
| US5578525A (en) * | 1993-12-13 | 1996-11-26 | Fujitsu Limited | Semiconductor device and a fabrication process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556862B2 (ja) | 1993-08-20 |
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