JPH0656874B2 - 多層薄膜モジュール - Google Patents
多層薄膜モジュールInfo
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- JPH0656874B2 JPH0656874B2 JP4212829A JP21282992A JPH0656874B2 JP H0656874 B2 JPH0656874 B2 JP H0656874B2 JP 4212829 A JP4212829 A JP 4212829A JP 21282992 A JP21282992 A JP 21282992A JP H0656874 B2 JPH0656874 B2 JP H0656874B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2818—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP] using test structures on, or modifications of, the card under test, made for the purpose of testing, e.g. additional components or connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は多層薄膜モジュールのた
めのテスト構造体に関し、特に生産モニタ、歩留りの予
測、及び信頼性テストを提供するため１以上のコーナー
チップサイト領域に配置されるテスト構造体に関する。
めのテスト構造体に関し、特に生産モニタ、歩留りの予
測、及び信頼性テストを提供するため１以上のコーナー
チップサイト領域に配置されるテスト構造体に関する。
【０００２】
【従来の技術】一般的な薄膜マルチチップキャリヤは図
１及び図２に図解されている。この一般的な薄膜モジュ
ールは、多くの厚膜セラミック層１２と、多数の薄膜配
線層１４を有する。
１及び図２に図解されている。この一般的な薄膜モジュ
ールは、多くの厚膜セラミック層１２と、多数の薄膜配
線層１４を有する。
【０００３】配線層はシーケンスに形成されるか又は並
列処理を用いて個別に形成され、多層構造体を形成する
ため一緒にされる。全薄膜モジュールの目的は、モジュ
ールの上表面にマウントされる集積回路チップ１８に相
互接続、電力及び冷却を提供することである。層１４
は、一つの層がある所定の方向（例えば、Ｘ方向）に進
む電気導体を含み、他の一つの層が第１の層に垂直な方
向（例えば、Ｙ方向）に進む配線を含むように一般的に
構成される。２つの層の導体は、層を貫通して垂直に延
び、導体を有するインタリービングビア層によって相互
接続される。Ｘ−Ｙ平面ペアの片側又は両側に設置され
るのは、例えば、そこに設置された導体のグリッドを有
する基準平面又はマッシュ層である。領域１４は、１以
上のそのようなＸ−Ｙ平面ペアと追加のビア層を含む。
種々の層の内の導体は、例えば、フォトリソグラフィッ
ク技術等の、多数の適切な薄膜製造技術の内のいづれか
によって形成される。
列処理を用いて個別に形成され、多層構造体を形成する
ため一緒にされる。全薄膜モジュールの目的は、モジュ
ールの上表面にマウントされる集積回路チップ１８に相
互接続、電力及び冷却を提供することである。層１４
は、一つの層がある所定の方向（例えば、Ｘ方向）に進
む電気導体を含み、他の一つの層が第１の層に垂直な方
向（例えば、Ｙ方向）に進む配線を含むように一般的に
構成される。２つの層の導体は、層を貫通して垂直に延
び、導体を有するインタリービングビア層によって相互
接続される。Ｘ−Ｙ平面ペアの片側又は両側に設置され
るのは、例えば、そこに設置された導体のグリッドを有
する基準平面又はマッシュ層である。領域１４は、１以
上のそのようなＸ−Ｙ平面ペアと追加のビア層を含む。
種々の層の内の導体は、例えば、フォトリソグラフィッ
ク技術等の、多数の適切な薄膜製造技術の内のいづれか
によって形成される。
【０００４】薄膜モジュールのプロセスが多くの金属レ
ベルをもった集積回路チップの金属（即ち、個性化）プ
ロセスに概念的にやや類似する一方、薄膜モジュールの
チップサイトの間には半導体ウェハのＫＥＲＦに類似す
る自由域がない。Ｉ．Ｃ．チップの製造は、チップをサ
イの目に切って消費されるので、能動（アクティブ）デ
バイスに使用不可能なエリアであるＫＥＲＦエリアに欠
陥テスト構造体を配置することによって監視される。更
に、歩留りテスト構造体をもった幾つかのフルチップサ
イトは、歩留りを維持するためウェハに配置される。こ
れらはチップの生産性を低下するが、チップの密度を低
下しない。薄膜モジュールにフルチップテストサイトを
用いることによって、モジュールあたりのプロダクトチ
ップの数が減少し、また任意の配線チャネルをブロック
する。
ベルをもった集積回路チップの金属（即ち、個性化）プ
ロセスに概念的にやや類似する一方、薄膜モジュールの
チップサイトの間には半導体ウェハのＫＥＲＦに類似す
る自由域がない。Ｉ．Ｃ．チップの製造は、チップをサ
イの目に切って消費されるので、能動（アクティブ）デ
バイスに使用不可能なエリアであるＫＥＲＦエリアに欠
陥テスト構造体を配置することによって監視される。更
に、歩留りテスト構造体をもった幾つかのフルチップサ
イトは、歩留りを維持するためウェハに配置される。こ
れらはチップの生産性を低下するが、チップの密度を低
下しない。薄膜モジュールにフルチップテストサイトを
用いることによって、モジュールあたりのプロダクトチ
ップの数が減少し、また任意の配線チャネルをブロック
する。
【０００５】薄膜配線モジュールのプロセスモニタに関
する先行技術において提案があった。米国特許第４、９
３３、６３５号は、製造プロセス及び薄膜領域における
層のシーケンシャルな形成の間にその製造プロセスの質
を監視するためのツーリングモニタと共に薄膜多層モジ
ュールを開示する。プロセスモニタは、フォトリソグラ
フィックプロセス等によって薄膜領域の所望の層（一層
又は複数層）と共に形成される。製造モニタサイトは中
央動作（アクティブ）配線領域の周辺に配置される。配
線領域に必要な表面エリアを占有したり干渉したりしな
いが、未配線領域に十分近いところに配置されて、薄膜
モニタの電気的かつ物理的特性が動作配線領域と実質的
に同じになるようにサイトが配置される。しかしなが
ら、周囲領域が中央領域よりも高い欠陥密度をもったポ
リイミド膜の非均一エッジ領域を示すことから、リソグ
ラフィーには不適切である。ライン／ビアモニタ、誘電
体モニタ、レーザ支援修復モニタ及びレーザ支援技術変
更モニタを含む、４つの異なるタイプの薄膜製造薄膜モ
ニタが開示されている。
する先行技術において提案があった。米国特許第４、９
３３、６３５号は、製造プロセス及び薄膜領域における
層のシーケンシャルな形成の間にその製造プロセスの質
を監視するためのツーリングモニタと共に薄膜多層モジ
ュールを開示する。プロセスモニタは、フォトリソグラ
フィックプロセス等によって薄膜領域の所望の層（一層
又は複数層）と共に形成される。製造モニタサイトは中
央動作（アクティブ）配線領域の周辺に配置される。配
線領域に必要な表面エリアを占有したり干渉したりしな
いが、未配線領域に十分近いところに配置されて、薄膜
モニタの電気的かつ物理的特性が動作配線領域と実質的
に同じになるようにサイトが配置される。しかしなが
ら、周囲領域が中央領域よりも高い欠陥密度をもったポ
リイミド膜の非均一エッジ領域を示すことから、リソグ
ラフィーには不適切である。ライン／ビアモニタ、誘電
体モニタ、レーザ支援修復モニタ及びレーザ支援技術変
更モニタを含む、４つの異なるタイプの薄膜製造薄膜モ
ニタが開示されている。
【０００６】テスト構造体を配置するため用いられる薄
膜モジュールに全くスペースがないため、この膜モジュ
ールのプロセス、歩留り、性能及び信頼性の監視は未解
決の問題を示している。薄膜モジュールのチップサイト
エリアのすぐ外にあるポリイミド周囲（図２に示される
モジュールエッジエリア２０及びシールエリア２２が）
は、リソグラフィーに不適切なため用いられない。テス
トサイト（一ヶ所又は複数ヶ所）を監視するための、チ
ップサイト及びポリイミド周囲の間の薄膜モジュールの
狭いエリアさえ提供する可能性がない。最大の動作エリ
アは、セラミックベース技術によって決定される。この
技術は、薄膜モジュールに使用可能な最大セラミック作
動ベースエリアを制限する。チップ及びチップサイト
は、この動作エリアの全ミクロンが回路密度を増加する
ために用いられるような方法で設計される。
膜モジュールに全くスペースがないため、この膜モジュ
ールのプロセス、歩留り、性能及び信頼性の監視は未解
決の問題を示している。薄膜モジュールのチップサイト
エリアのすぐ外にあるポリイミド周囲（図２に示される
モジュールエッジエリア２０及びシールエリア２２が）
は、リソグラフィーに不適切なため用いられない。テス
トサイト（一ヶ所又は複数ヶ所）を監視するための、チ
ップサイト及びポリイミド周囲の間の薄膜モジュールの
狭いエリアさえ提供する可能性がない。最大の動作エリ
アは、セラミックベース技術によって決定される。この
技術は、薄膜モジュールに使用可能な最大セラミック作
動ベースエリアを制限する。チップ及びチップサイト
は、この動作エリアの全ミクロンが回路密度を増加する
ために用いられるような方法で設計される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、各層
が形成されるプロセスのためのモニタと、既にその場に
ありモジュールでテストされる追加の後続の層の結果を
監視することが可能な構造体を含むモジュール全体のた
めのモニタと、を提供するような多層薄膜モジュールモ
ニタテスト構造体を提供することである。
が形成されるプロセスのためのモニタと、既にその場に
ありモジュールでテストされる追加の後続の層の結果を
監視することが可能な構造体を含むモジュール全体のた
めのモニタと、を提供するような多層薄膜モジュールモ
ニタテスト構造体を提供することである。
【０００８】本発明の他の目的は、使用可能なモジュー
ル配線エリアを減少することなく意味のあるプロセス歩
留りデータを提供するため配線エリア（即ち、臨界エリ
ア捕獲）において十分に広いモニタテスト構造体を提供
することである。
ル配線エリアを減少することなく意味のあるプロセス歩
留りデータを提供するため配線エリア（即ち、臨界エリ
ア捕獲）において十分に広いモニタテスト構造体を提供
することである。
【０００９】本発明の追加の目的は、加速した応力度テ
ストデータをフィールド作動データと相関するため用い
られるオンボードモニタテスト構造体を提供することで
ある。
ストデータをフィールド作動データと相関するため用い
られるオンボードモニタテスト構造体を提供することで
ある。
【００１０】本発明の関連する目的は、モジュールが支
持する生産チップの数を減少せず同時にモニタとしては
たらく薄膜層と同じフォトリソグラフィと他の物理的及
び電気的特性を示す領域を提供するような、モジュール
の領域に配置されたモニタテスト構造体を提供すること
である。
持する生産チップの数を減少せず同時にモニタとしては
たらく薄膜層と同じフォトリソグラフィと他の物理的及
び電気的特性を示す領域を提供するような、モジュール
の領域に配置されたモニタテスト構造体を提供すること
である。
【００１１】
【課題を解決するための手段と作用】簡潔には、本発明
は薄膜モジュールの４つのコーナーの領域を用いること
によって監視の問題を解決する。下にあるセラミックモ
ジュールの４つのコーナーは、セラミックの亀裂を取り
除くよう丸められなくてはならない。このコーナーを丸
めることによって、コーナーの領域のポリイミドエリア
に突出するシールと干渉して４つのコーナーのチップサ
イト領域が生産チップのために使用不可能になるため、
コーナー領域に生産チップを配置するのが不可能にな
る。本発明に従って、モニタ用のテストサイトは回路密
度を犠牲にすることなく未使用のコーナーエリアに配置
される。所望ならば、プロダクトチップより小さいテス
トチップはチップ信頼性を監視するためこれらテストサ
イトに接合される。テストサイトパターンは、丸められ
たポリイミドエリアとの干渉を避けるため丸められた外
側のコーナーを有さなくてはならない。テストサイトパ
ターンの監視は、フルフィールドマスクにステップされ
るとき又はステップの間に回転の必要性を取り除いて、
リソグラフィーを繰り返すため、全ての４つのコーナー
が有利に丸められる。
は薄膜モジュールの４つのコーナーの領域を用いること
によって監視の問題を解決する。下にあるセラミックモ
ジュールの４つのコーナーは、セラミックの亀裂を取り
除くよう丸められなくてはならない。このコーナーを丸
めることによって、コーナーの領域のポリイミドエリア
に突出するシールと干渉して４つのコーナーのチップサ
イト領域が生産チップのために使用不可能になるため、
コーナー領域に生産チップを配置するのが不可能にな
る。本発明に従って、モニタ用のテストサイトは回路密
度を犠牲にすることなく未使用のコーナーエリアに配置
される。所望ならば、プロダクトチップより小さいテス
トチップはチップ信頼性を監視するためこれらテストサ
イトに接合される。テストサイトパターンは、丸められ
たポリイミドエリアとの干渉を避けるため丸められた外
側のコーナーを有さなくてはならない。テストサイトパ
ターンの監視は、フルフィールドマスクにステップされ
るとき又はステップの間に回転の必要性を取り除いて、
リソグラフィーを繰り返すため、全ての４つのコーナー
が有利に丸められる。
【００１２】
【実施例】図１及び図２を再び参照すると、前に説明さ
れたとおり、多層モジュールの上表面は規則的なグリッ
ドパターンに配された集積回路素子１８によって形成さ
れる。モジュールは薄膜配線及び電力層１４と、ビアに
よって相互接続された種々の層をもつ厚膜電力及び信号
層１２と、から成る。配線パターンは一般的に非常に精
密な特徴のある大きさをもち、確実に製造するのは難し
い。種々の層は、特定の相互接続機能を実行する特殊な
パターンを有する。例えば、モジュールの複雑さによっ
て、種々の集積回路素子又はこれらの電力平面層の幾つ
かに電力を分配する厚膜層であってもよい。集積回路素
子間に信号レベル相互接続を提供するため、それぞれ１
以上のＸ平面層及びＹ平面層であってもよい。集積回路
からのファンアウトのための層はモジュールに含まれ
る。ビアチェーンは種々のレベルのパターンの一部を相
互接続し、種々のレベルをモジュールの上表面の集積回
路のピンに接続するため用いられる。ピン１５は、モジ
ュールに入力と出力信号及び電力接続を提供する。１本
以上のピン（ここでピン１５Ａと表示される）は、フィ
ールドにおけるモジュールの作動の間にコーナーテスト
構造体の問合わせを可能にするため、コーナーテスト構
造体に接続される。
れたとおり、多層モジュールの上表面は規則的なグリッ
ドパターンに配された集積回路素子１８によって形成さ
れる。モジュールは薄膜配線及び電力層１４と、ビアに
よって相互接続された種々の層をもつ厚膜電力及び信号
層１２と、から成る。配線パターンは一般的に非常に精
密な特徴のある大きさをもち、確実に製造するのは難し
い。種々の層は、特定の相互接続機能を実行する特殊な
パターンを有する。例えば、モジュールの複雑さによっ
て、種々の集積回路素子又はこれらの電力平面層の幾つ
かに電力を分配する厚膜層であってもよい。集積回路素
子間に信号レベル相互接続を提供するため、それぞれ１
以上のＸ平面層及びＹ平面層であってもよい。集積回路
からのファンアウトのための層はモジュールに含まれ
る。ビアチェーンは種々のレベルのパターンの一部を相
互接続し、種々のレベルをモジュールの上表面の集積回
路のピンに接続するため用いられる。ピン１５は、モジ
ュールに入力と出力信号及び電力接続を提供する。１本
以上のピン（ここでピン１５Ａと表示される）は、フィ
ールドにおけるモジュールの作動の間にコーナーテスト
構造体の問合わせを可能にするため、コーナーテスト構
造体に接続される。
【００１３】図２を参照する。図２は、図１に図解され
たタイプの一般的なモジュールの上表面の平面図であ
る。モジュールの上表面は、各側に沿った境界に延びる
密集したパターンに配された能動半導体チップと共にあ
る。当業者によって理解されるように、能動チップサイ
トエリアを囲むのは周辺境界エリア２０及びモジュール
シールエリア２２である。これらのエリアはフォトリソ
グラフィーに不適切である。本発明の教示に従って、モ
ジュールの４つのコーナー領域Ａ、Ｂ、Ｃ、Ｄの内の１
以上がテストモニタサイトとしてはたらく。コーナーモ
ニタサイトＡ、Ｂ、Ｃ、Ｄの各々の境界は、生産チップ
１８がこの領域に配置されるならば生産チップサイトの
境界とほぼ同じである。従って各コーナー領域のエリア
は、モジュールのコーナーが丸められているために生産
チップサイトとして使用不能であるが、生産チップ１８
に割り当てられたエリアにほぼ等しい。生産チップ１８
は、点線で示されたコーナー領域２１によって示される
ように境界領域２２へと延びる。適切な配線と相互接続
パターンが、テストパッドの繰り返しアレイと共に製造
されるので各層毎にこれらコーナーモニタサイトに形成
される。これらコーナーモニタパターンは、層の実際の
パターンにおいて代用物としてはたらき、形成されるに
つれて層の伝導パターンの完全性を示している。各層の
監視パターンは、実際の作動パターンを形成するため同
じプロセスステップによって形成され、実質的に同じパ
ターンと、特徴をもつ大きさ及び密度を有する。従っ
て、モニタパターンは実際の作動パターンによって経験
されたプロセスと作動状態を経験し、同様のプロセスと
作動故障状態を示す。
たタイプの一般的なモジュールの上表面の平面図であ
る。モジュールの上表面は、各側に沿った境界に延びる
密集したパターンに配された能動半導体チップと共にあ
る。当業者によって理解されるように、能動チップサイ
トエリアを囲むのは周辺境界エリア２０及びモジュール
シールエリア２２である。これらのエリアはフォトリソ
グラフィーに不適切である。本発明の教示に従って、モ
ジュールの４つのコーナー領域Ａ、Ｂ、Ｃ、Ｄの内の１
以上がテストモニタサイトとしてはたらく。コーナーモ
ニタサイトＡ、Ｂ、Ｃ、Ｄの各々の境界は、生産チップ
１８がこの領域に配置されるならば生産チップサイトの
境界とほぼ同じである。従って各コーナー領域のエリア
は、モジュールのコーナーが丸められているために生産
チップサイトとして使用不能であるが、生産チップ１８
に割り当てられたエリアにほぼ等しい。生産チップ１８
は、点線で示されたコーナー領域２１によって示される
ように境界領域２２へと延びる。適切な配線と相互接続
パターンが、テストパッドの繰り返しアレイと共に製造
されるので各層毎にこれらコーナーモニタサイトに形成
される。これらコーナーモニタパターンは、層の実際の
パターンにおいて代用物としてはたらき、形成されるに
つれて層の伝導パターンの完全性を示している。各層の
監視パターンは、実際の作動パターンを形成するため同
じプロセスステップによって形成され、実質的に同じパ
ターンと、特徴をもつ大きさ及び密度を有する。従っ
て、モニタパターンは実際の作動パターンによって経験
されたプロセスと作動状態を経験し、同様のプロセスと
作動故障状態を示す。
【００１４】図３を参照すると、例えば、図２のコーナ
ーＡのような全モジュールのコーナーモニタ構造体の断
面図を図解している。モジュール自体と同じように、各
コーナー領域は厚膜電力及び信号層１２、薄膜層１４を
含む。各薄膜層において、且つ所望ならば各厚膜層にお
いて、コーナーテストサイトに形成される適切なモニタ
パターンがあり、好ましくは全ての４つのコーナーテス
トサイトに同じモニタパターン（又は同様なパターン）
がある。例えばモジュール自体のＸ平面層は、成形プロ
セス及び故障モード作動特性において共に実際のＸ平面
層のパターンをエミュレートするコーナーテストサイト
にて形成された導体２２（Ｘ迷路）のパターンを有す
る。同様に、コーナーモニタパターン２４（Ｙ迷路）は
実際のＹ平面伝導層に形成され、テストパターンはシー
ルド又は基準層に同様に形成される。各層におけるコー
ナーテストサイトは、テストパッド３６のアレイを含
む。Ｘ及びＹ平面テストサイトの導体は、これらテスト
パッド３６に接続される。ビア３８は各テストパッド３
６を次の層に接続し、最終的に最上層の上表面にあるパ
ッド３６に接続される。このようにして、モジュールが
完成し、モジュールがフィールドで用いられた後に後続
の層がモジュールに追加されるために、各層の各テスト
構造体が形成されるにつれてテストされる。数個のパッ
ドだけが任意の所定の層に用いられるが、各層のアレイ
におけるパッド３６の数は、モジュールの全てのレベル
（例えば、５０から１００）をテストするのに必要なパ
ッドの数に一般的に等しい。
ーＡのような全モジュールのコーナーモニタ構造体の断
面図を図解している。モジュール自体と同じように、各
コーナー領域は厚膜電力及び信号層１２、薄膜層１４を
含む。各薄膜層において、且つ所望ならば各厚膜層にお
いて、コーナーテストサイトに形成される適切なモニタ
パターンがあり、好ましくは全ての４つのコーナーテス
トサイトに同じモニタパターン（又は同様なパターン）
がある。例えばモジュール自体のＸ平面層は、成形プロ
セス及び故障モード作動特性において共に実際のＸ平面
層のパターンをエミュレートするコーナーテストサイト
にて形成された導体２２（Ｘ迷路）のパターンを有す
る。同様に、コーナーモニタパターン２４（Ｙ迷路）は
実際のＹ平面伝導層に形成され、テストパターンはシー
ルド又は基準層に同様に形成される。各層におけるコー
ナーテストサイトは、テストパッド３６のアレイを含
む。Ｘ及びＹ平面テストサイトの導体は、これらテスト
パッド３６に接続される。ビア３８は各テストパッド３
６を次の層に接続し、最終的に最上層の上表面にあるパ
ッド３６に接続される。このようにして、モジュールが
完成し、モジュールがフィールドで用いられた後に後続
の層がモジュールに追加されるために、各層の各テスト
構造体が形成されるにつれてテストされる。数個のパッ
ドだけが任意の所定の層に用いられるが、各層のアレイ
におけるパッド３６の数は、モジュールの全てのレベル
（例えば、５０から１００）をテストするのに必要なパ
ッドの数に一般的に等しい。
【００１５】各層毎の適切な配線パターンに加えて、ビ
ア及びビア導体が層に形成され、図３に図解される多層
ビアチェーン３８、４０等の種々の長さとパターンをも
つビアチェーンを形成する。厚膜層１２は信号及び電力
テストパターンを含む。厚膜、薄膜界面層は捕獲パッド
４６のパターンを有し、その幾つかは図３に示されるよ
うにビアによって隣接する薄膜層及び／又は厚膜層に接
続される。適切なヒューズ素子９２は、ショートがテス
ト構造体に発生する場合においてモジュール自体を保護
するため、テスト構造体に電力を結合するように用いら
れる電力テストパッド９４とテストパッド３６の間に接
続されることが好ましい。所望ならば、例えば、図５乃
至図６に示されるテスト構造体等の１以上のテスト構造
体は、実際のフィールド操作においてテスト構造体の周
期的及び／又は継続的問い合わせを可能にするため、ビ
アによってモジュールの底から延びる１本以上のピン１
５Ａに接続される。
ア及びビア導体が層に形成され、図３に図解される多層
ビアチェーン３８、４０等の種々の長さとパターンをも
つビアチェーンを形成する。厚膜層１２は信号及び電力
テストパターンを含む。厚膜、薄膜界面層は捕獲パッド
４６のパターンを有し、その幾つかは図３に示されるよ
うにビアによって隣接する薄膜層及び／又は厚膜層に接
続される。適切なヒューズ素子９２は、ショートがテス
ト構造体に発生する場合においてモジュール自体を保護
するため、テスト構造体に電力を結合するように用いら
れる電力テストパッド９４とテストパッド３６の間に接
続されることが好ましい。所望ならば、例えば、図５乃
至図６に示されるテスト構造体等の１以上のテスト構造
体は、実際のフィールド操作においてテスト構造体の周
期的及び／又は継続的問い合わせを可能にするため、ビ
アによってモジュールの底から延びる１本以上のピン１
５Ａに接続される。
【００１６】図４を参照すると、モジュールの単層の画
像方式コーナーテストパターンサイトについて図解して
いる。好ましい実施例において、各層の４つのコーナー
領域Ａ’、Ｂ’、Ｃ’、Ｄ’の各々は、中央領域におい
てパターンをエミュレートする適切なテストパターンを
含む。同じパターンは統計上のサンプルの大きさにおい
て歩留り投射に十分な臨界エリアをもつテスト配線エリ
アを提供するため、４つのコーナーの各々で繰り返され
ることが有利である。マルチチップモジュールにおい
て、ラインを相互接続する欠陥チップの多くは、種々の
技術変更（Ｅ．Ｃ．）スキームを用いて故障した相互接
続を経路変更することによって取り除かれる。これらの
ラインの約１パーセントだけが経路変更できない。従っ
て、歩留り投射のコーナーテストサイトにおける臨界テ
スト配線エリアは、モジュールにおける臨界エリア（経
路変更不可能ラインのエリア）とほぼ同じであるべきで
ある。コーナーテストサイトエリアの残りは、経路変更
可能な欠陥を保全するために用いられる。
像方式コーナーテストパターンサイトについて図解して
いる。好ましい実施例において、各層の４つのコーナー
領域Ａ’、Ｂ’、Ｃ’、Ｄ’の各々は、中央領域におい
てパターンをエミュレートする適切なテストパターンを
含む。同じパターンは統計上のサンプルの大きさにおい
て歩留り投射に十分な臨界エリアをもつテスト配線エリ
アを提供するため、４つのコーナーの各々で繰り返され
ることが有利である。マルチチップモジュールにおい
て、ラインを相互接続する欠陥チップの多くは、種々の
技術変更（Ｅ．Ｃ．）スキームを用いて故障した相互接
続を経路変更することによって取り除かれる。これらの
ラインの約１パーセントだけが経路変更できない。従っ
て、歩留り投射のコーナーテストサイトにおける臨界テ
スト配線エリアは、モジュールにおける臨界エリア（経
路変更不可能ラインのエリア）とほぼ同じであるべきで
ある。コーナーテストサイトエリアの残りは、経路変更
可能な欠陥を保全するために用いられる。
【００１７】最も頻繁に用いられるテストパターンの２
つが、図５乃至図６に示されている。これらはそれぞれ
金属（即ち、Ｘ平面迷路又はＹ平面迷路）及びビアチェ
ーンテスト構造体である。テストサイトの金属迷路構造
体の実際の部分的レイアウトは、好ましい実施例として
図７に示されている。Ｙ平面パターンは、導体パターン
の配向を除いてＸ平面パターンと同じである。
つが、図５乃至図６に示されている。これらはそれぞれ
金属（即ち、Ｘ平面迷路又はＹ平面迷路）及びビアチェ
ーンテスト構造体である。テストサイトの金属迷路構造
体の実際の部分的レイアウトは、好ましい実施例として
図７に示されている。Ｙ平面パターンは、導体パターン
の配向を除いてＸ平面パターンと同じである。
【００１８】図５は、Ｘ又はＹ平面テスト構造体の一般
的な金属迷路の一部を示している。迷路は、テストパッ
ド５６に接続された並列して延びる導体５４が介在され
た、テストパッド５２に接続された導体５０によって形
成されたくし形のパターンを有する。くし形パターンに
散在されているのは、パッド５７と５９の間に連続して
延びる導体５８等の導体である。
的な金属迷路の一部を示している。迷路は、テストパッ
ド５６に接続された並列して延びる導体５４が介在され
た、テストパッド５２に接続された導体５０によって形
成されたくし形のパターンを有する。くし形パターンに
散在されているのは、パッド５７と５９の間に連続して
延びる導体５８等の導体である。
【００１９】図６Ａ乃至Ｂは、ビア６４が一つの層の金
属パターン６６を他の１つの層の金属パターン６８に接
続するビアチェーンパターンを図解している。ここで２
つの起こりうる故障モードがあると理解される。即ち、
それぞれ異なるマスクレベルで形成されるために、隣接
する金属層の間のショートと金属層の間の不整合があ
る。
属パターン６６を他の１つの層の金属パターン６８に接
続するビアチェーンパターンを図解している。ここで２
つの起こりうる故障モードがあると理解される。即ち、
それぞれ異なるマスクレベルで形成されるために、隣接
する金属層の間のショートと金属層の間の不整合があ
る。
【００２０】図７は、一般的な実際のＸ又はＹ平面テス
トサイトパターンの一部を図解している。図５に示され
るくし形及び他の伝導パターンに加えて、伝送ラインテ
ストパターン６１を含む。ここでテストサイトパターン
の全エリアが好ましくは歩留り投射データを提供するた
めの範囲から成り、テストパターンエリアは、所定のタ
イプの伝導層の全エリアのＸ％より上が好ましいという
ことに再び注意すべきである。
トサイトパターンの一部を図解している。図５に示され
るくし形及び他の伝導パターンに加えて、伝送ラインテ
ストパターン６１を含む。ここでテストサイトパターン
の全エリアが好ましくは歩留り投射データを提供するた
めの範囲から成り、テストパターンエリアは、所定のタ
イプの伝導層の全エリアのＸ％より上が好ましいという
ことに再び注意すべきである。
【００２１】図８は、一般的なマッシュ又は基準平面層
を図解する。ここで、マッシュ層は直接監視されないこ
とに注意すべきである。むしろ、これらのパターンが監
視されて他の層からの信号がパターンに対してショート
されるかどうかを決定している。
を図解する。ここで、マッシュ層は直接監視されないこ
とに注意すべきである。むしろ、これらのパターンが監
視されて他の層からの信号がパターンに対してショート
されるかどうかを決定している。
【００２２】図９は、モジュールの最上層のコーナーテ
ストサイト領域の上表面を図解する。テストパッド３６
のアレイは、この最上層の上表面にアクセスできる。図
解的実施例におけるこの層は、チップ１８をモジュール
に結合するため用いられるタイプのハンダバンプ７８
と、Ｃ４ビアチェーンを形成するためのビアを含む。基
準平面迷路とＸ及びＹ平面伝送ラインは、ビアによって
これらハンダバンプのいくつかのハンダバンプ８０に直
接接続される。
ストサイト領域の上表面を図解する。テストパッド３６
のアレイは、この最上層の上表面にアクセスできる。図
解的実施例におけるこの層は、チップ１８をモジュール
に結合するため用いられるタイプのハンダバンプ７８
と、Ｃ４ビアチェーンを形成するためのビアを含む。基
準平面迷路とＸ及びＹ平面伝送ラインは、ビアによって
これらハンダバンプのいくつかのハンダバンプ８０に直
接接続される。
【００２３】図１０を参照すると、所望ならば、適切な
設計の特別な集積回路テストチップ９５は、能動チップ
１８の監視とテストを含む種々のモニタ及びテスト機能
を実行するためコーナーモニタ領域において接続され
る。ここでチップ９５は生産チップ１８より小さいた
め、テストチップ９５がコーナーサイトの使用可能な領
域と適合し、シーリングカバーと干渉しないことに注意
すべきである。
設計の特別な集積回路テストチップ９５は、能動チップ
１８の監視とテストを含む種々のモニタ及びテスト機能
を実行するためコーナーモニタ領域において接続され
る。ここでチップ９５は生産チップ１８より小さいた
め、テストチップ９５がコーナーサイトの使用可能な領
域と適合し、シーリングカバーと干渉しないことに注意
すべきである。
【００２４】
【発明の効果】本発明は上記より構成され、各層が形成
されるプロセスのためのモニタと、既にその場にありモ
ジュールでテストされる付加の後続の層の結果を監視す
ることが可能な構造体を含むモジュール全体のためのモ
ニタと、を提供するような多層薄膜モジュールモニタテ
スト構造体が提供される。
されるプロセスのためのモニタと、既にその場にありモ
ジュールでテストされる付加の後続の層の結果を監視す
ることが可能な構造体を含むモジュール全体のためのモ
ニタと、を提供するような多層薄膜モジュールモニタテ
スト構造体が提供される。
【図１】本発明の教示が適用するモジュールの断面図で
ある。
ある。
【図２】図１に示されるモジュールの平面図である。
【図３】多層コーナーモニタテスト構造体の断面画図で
ある。
ある。
【図４】コーナーテストサイトロケーションの図解的な
平面図である。
平面図である。
【図５】コーナーテストサイトパターンの一般的な図で
ある。
ある。
【図６】コーナーテストサイトパターンの一般的な図で
ある。
ある。
【図７】コーナーテストサイトパターンの一般的な図で
ある。
ある。
【図８】コーナーテストサイトパターンの一般的な図で
ある。
ある。
【図９】モジュールの上表面におけるテストサイトの概
略図である。
略図である。
【図１０】コーナーテストサイトにおける特殊なテスト
チップをもった薄膜モジュールの部分的な側面立面図で
ある。
チップをもった薄膜モジュールの部分的な側面立面図で
ある。
１２ 厚膜層 １４ 薄膜層 ２２ 導体 ２４ コーナーモニタパターン ３６ テストパッド ３８、４０ ビア ４６ 捕獲パッド ９２ ヒューズ素子 ９４ 電力テストパッド
Claims (3)
- 【請求項１】 多層薄膜モジュールであって、 ベース構造体の上に造られ、前記モジュールの使用可能
な表面エリアと実質的に同一の広がりを有する能動チッ
プエリアを画定する境界に延びるパターンに配された複
数の能動半導体チップと共にある複数の薄膜配線及びビ
ア層であって、前記モジュールはコーナーで丸められ、
その丸められる範囲は能動半導体チップが前記丸められ
たコーナーを含む前記パターンサイトから除外される程
度である前記複数の薄膜配線及びビア層と、 １以上の前記薄膜層に形成され、前記丸められたコーナ
ーを含む１以上の前記パターンサイトに配置されるテス
ト構造体と、 の組み合わせを含む多層薄膜モジュール。 - 【請求項２】 前記テスト構造体が、 前記丸められたコーナーを含む１以上の前記パターンサ
イトに配置され、前記層の作動パターンを製造するため
に用いられる同じプロセスステップで、実質的に前記作
動パターンと同じ特徴のある寸法で形成される前記薄膜
配線層の各々上のモニタテストパターンであって、前記
モニタテストパターンが製造プロセス及び実際の作動に
おいて生じる前記作動パターンの欠点を繰り返す傾向に
ある前記モニタテストパターンと、 前記モニタパターンを層のテストパッドのセットに接続
するための手段と、 テストパッドの前記セットを前記モジュールの連続する
層のテストパッドのセットと前記モジュールの上表面の
テストパッドのセットに接続する手段と、 を含む請求項１に記載の多層薄膜モジュール。 - 【請求項３】 前記ベース構造体が多層セラミックであ
る、請求項１に記載の多層薄膜モジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US762886 | 1991-09-19 | ||
| US07/762,886 US5262719A (en) | 1991-09-19 | 1991-09-19 | Test structure for multi-layer, thin-film modules |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218288A JPH05218288A (ja) | 1993-08-27 |
| JPH0656874B2 true JPH0656874B2 (ja) | 1994-07-27 |
Family
ID=25066293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212829A Expired - Lifetime JPH0656874B2 (ja) | 1991-09-19 | 1992-08-10 | 多層薄膜モジュール |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5262719A (ja) |
| EP (1) | EP0533269A3 (ja) |
| JP (1) | JPH0656874B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-09-19 US US07/762,886 patent/US5262719A/en not_active Expired - Fee Related
-
1992
- 1992-08-10 JP JP4212829A patent/JPH0656874B2/ja not_active Expired - Lifetime
- 1992-09-15 EP EP19920202811 patent/EP0533269A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218288A (ja) | 1993-08-27 |
| US5262719A (en) | 1993-11-16 |
| EP0533269A2 (en) | 1993-03-24 |
| EP0533269A3 (en) | 1994-05-18 |
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