JPH0555603A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
- Publication number
- JPH0555603A JPH0555603A JP21743391A JP21743391A JPH0555603A JP H0555603 A JPH0555603 A JP H0555603A JP 21743391 A JP21743391 A JP 21743391A JP 21743391 A JP21743391 A JP 21743391A JP H0555603 A JPH0555603 A JP H0555603A
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- Japan
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- polysilicon
- layer
- insulating film
- ion implantation
- semiconductor substrate
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Abstract
(57)【要約】 （修正有）
【構成】 ２層ポリシリコン積層型半導体不揮発性メモ
リの、フローティングゲート電極１３である１層目の薄
いポリシリコン層の不純物ドーピングと、その直下のシ
リコン基板１１への不純物拡散を、一度の不純物イオン
インプラ注入により同時に行う。 【効果】 リンのプリデポジションを用いた不純物熱拡
散工程が省かれることにより、ポリシリコン粒径が熱工
程によって成長することが殆んどなくなるため、半導体
基板上の１０ｎｍ程度の薄いゲート絶縁膜１２に対して
応力が発生しにくくなった。従ってホットエレクトロン
のトラップが発生しにくくなるため、半導体不揮発性メ
モリの書換え回数を改善することができる。また、同時
にシリコン基板への不純物拡散領域、ソース領域１７、
ドレイン領域１８を形成できるため、工程数を削減する
こともできる。
リの、フローティングゲート電極１３である１層目の薄
いポリシリコン層の不純物ドーピングと、その直下のシ
リコン基板１１への不純物拡散を、一度の不純物イオン
インプラ注入により同時に行う。 【効果】 リンのプリデポジションを用いた不純物熱拡
散工程が省かれることにより、ポリシリコン粒径が熱工
程によって成長することが殆んどなくなるため、半導体
基板上の１０ｎｍ程度の薄いゲート絶縁膜１２に対して
応力が発生しにくくなった。従ってホットエレクトロン
のトラップが発生しにくくなるため、半導体不揮発性メ
モリの書換え回数を改善することができる。また、同時
にシリコン基板への不純物拡散領域、ソース領域１７、
ドレイン領域１８を形成できるため、工程数を削減する
こともできる。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
型のポリシリコン２層積層型半導体不揮発性メモリ、特
にフラッシュ型ＥＥＰＲＯＭに関する。
型のポリシリコン２層積層型半導体不揮発性メモリ、特
にフラッシュ型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】図２は、従来の半導体不揮発性メモリの
製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製造
工程順断面図である。まず、半導体基板２１の上に１０
ｎｍ程度の薄いゲート絶縁膜２２を熱酸化法により形成
する（図２（Ａ））。次に、フローティングゲート電極
である２５０ｎｍ程度の１層目のポリシリコン２３を化
学気相成長法により形成する。この１層目のポリシリコ
ン２３に、熱拡散法を用いた三塩化オキシリン（ＰＯＣ
１3 ）の不純物拡散を行う。さらに、フォトリソグラフ
法により１層目のポリシリコン２３をパターニングする
（図２（Ｂ））。
製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製造
工程順断面図である。まず、半導体基板２１の上に１０
ｎｍ程度の薄いゲート絶縁膜２２を熱酸化法により形成
する（図２（Ａ））。次に、フローティングゲート電極
である２５０ｎｍ程度の１層目のポリシリコン２３を化
学気相成長法により形成する。この１層目のポリシリコ
ン２３に、熱拡散法を用いた三塩化オキシリン（ＰＯＣ
１3 ）の不純物拡散を行う。さらに、フォトリソグラフ
法により１層目のポリシリコン２３をパターニングする
（図２（Ｂ））。
【０００３】そして、この１層目のポリシリコン２３の
上に、容量絶縁膜２４を熱酸化あるいは化学気相成長法
を形成する。この容量絶縁膜２４上に、コントロールゲ
ート電極である４００ｎｍ程度の２層目のポリシリコン
２５を化学気相成長法により形成する。そして、フォト
リソグラフ法により、２層目のポリシリコン２５をパタ
ーニングする（図２（Ｃ））。
上に、容量絶縁膜２４を熱酸化あるいは化学気相成長法
を形成する。この容量絶縁膜２４上に、コントロールゲ
ート電極である４００ｎｍ程度の２層目のポリシリコン
２５を化学気相成長法により形成する。そして、フォト
リソグラフ法により、２層目のポリシリコン２５をパタ
ーニングする（図２（Ｃ））。
【０００４】さらに、イオンインプラ法により、セルフ
アライン的にリンを半導体基板２１表面近傍に注入し、
熱拡散して、不純物拡散領域２６を形成する。最後に、
イオンインプラ法により、砒素を半導体基板２１表面近
傍に注入し、ソース領域２７とドレイン領域２８を形成
する（図２（Ｄ））。
アライン的にリンを半導体基板２１表面近傍に注入し、
熱拡散して、不純物拡散領域２６を形成する。最後に、
イオンインプラ法により、砒素を半導体基板２１表面近
傍に注入し、ソース領域２７とドレイン領域２８を形成
する（図２（Ｄ））。
【０００５】
【発明が解決しようとする課題】以上で述べたような半
導体不揮発性メモリの製造方法では、２５０ｎｍのフロ
ーティングゲート電極である１層目のポリシリコン２３
から、ポリシリコンのデポジションの工程からリンの不
純物熱拡散の工程までの間にポリシリコンの結晶粒径が
大きく熱成長するために、半導体基板上の１０ｎｍ程度
の薄いゲート絶縁膜２２に対して応力が発生する。半導
体不揮発性メモリのデータ書き込みとして、フローティ
ングゲート電極にホットエレクトロン注入を行った場
合、応力を受けた薄いゲート絶縁膜は、ホットエレクト
ロンのトラップが発生しやすくなっており、このトラッ
プは半導体不揮発性メモリの書換え回数を制限してい
た。
導体不揮発性メモリの製造方法では、２５０ｎｍのフロ
ーティングゲート電極である１層目のポリシリコン２３
から、ポリシリコンのデポジションの工程からリンの不
純物熱拡散の工程までの間にポリシリコンの結晶粒径が
大きく熱成長するために、半導体基板上の１０ｎｍ程度
の薄いゲート絶縁膜２２に対して応力が発生する。半導
体不揮発性メモリのデータ書き込みとして、フローティ
ングゲート電極にホットエレクトロン注入を行った場
合、応力を受けた薄いゲート絶縁膜は、ホットエレクト
ロンのトラップが発生しやすくなっており、このトラッ
プは半導体不揮発性メモリの書換え回数を制限してい
た。
【０００６】そこで薄いゲート絶縁膜に対して発生す
る、ポリシリコン粒径成長に伴う応力を緩和するため
に、フローティングゲート電極である１層目のポリシリ
コンを薄くすることが考えられる。しかし、リンのプリ
デポジション時に形成されるポリシリコン上のリン化シ
リコンガラス（ＰＳＧ）のフッ酸によるエッチングの際
に薄くしたポリシリコン層の下の薄いゲート絶縁膜まで
フッ酸エッチング液が達して、その膜質を劣化させると
いう課題があった。
る、ポリシリコン粒径成長に伴う応力を緩和するため
に、フローティングゲート電極である１層目のポリシリ
コンを薄くすることが考えられる。しかし、リンのプリ
デポジション時に形成されるポリシリコン上のリン化シ
リコンガラス（ＰＳＧ）のフッ酸によるエッチングの際
に薄くしたポリシリコン層の下の薄いゲート絶縁膜まで
フッ酸エッチング液が達して、その膜質を劣化させると
いう課題があった。
【０００７】
【課題を解決するための手段】以上に述べた課題を解決
するために、本発明では、フローティングゲート電極で
ある１層目のポリシリコンを１００ｎｍ以下で形成し、
かつ、１層目のポリシリコン層の不純物ドーピングと、
その直下のシリコン基板への不純物拡散を、一度の不純
物イオンインプラ注入により同時に行った。
するために、本発明では、フローティングゲート電極で
ある１層目のポリシリコンを１００ｎｍ以下で形成し、
かつ、１層目のポリシリコン層の不純物ドーピングと、
その直下のシリコン基板への不純物拡散を、一度の不純
物イオンインプラ注入により同時に行った。
【０００８】
【作用】上記のごとく、フローティングゲート電極であ
る１層目のポリシリコンの不純物ドーピングをイオンイ
ンプラ注入で行うことにより、リンのプリデポジション
を用いた不純物熱拡散工程が省かれることにより、ポリ
シリコン粒径が熱工程によって成長することが殆んどな
くなるため、半導体基板上の１０ｎｍ程度の薄いゲート
絶縁膜に対して応力が発生しにくくなる。
る１層目のポリシリコンの不純物ドーピングをイオンイ
ンプラ注入で行うことにより、リンのプリデポジション
を用いた不純物熱拡散工程が省かれることにより、ポリ
シリコン粒径が熱工程によって成長することが殆んどな
くなるため、半導体基板上の１０ｎｍ程度の薄いゲート
絶縁膜に対して応力が発生しにくくなる。
【０００９】
【実施例】以下に、本発明の実施例を図面に基づいて詳
細に説明する。図１は、本発明の半導体不揮発性メモリ
の製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製
造工程順断面図である。まず、半導体基板１１の上に１
０ｎｍ程度の薄いゲート絶縁膜１２を熱酸化法により形
成する（図１（Ａ））。
細に説明する。図１は、本発明の半導体不揮発性メモリ
の製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製
造工程順断面図である。まず、半導体基板１１の上に１
０ｎｍ程度の薄いゲート絶縁膜１２を熱酸化法により形
成する（図１（Ａ））。
【００１０】次に、フローティングゲート電極である１
００ｎｍ程度の１層目のポリシリコン１３を化学気相成
長法により形成する。そして、フォトリソグラフ法によ
り１層目のポリシリコン１３をパターニングする（図１
（Ｂ））。そして、この１層目のポリシリコン１３の上
に容量絶縁膜１４を熱酸化あるいは化学気相成長法を形
成する。この容量絶縁膜１４上に、コントロールゲート
電極である４００ｎｍ程度の２層目のポリシリコン１５
を化学気相成長法により形成する。
００ｎｍ程度の１層目のポリシリコン１３を化学気相成
長法により形成する。そして、フォトリソグラフ法によ
り１層目のポリシリコン１３をパターニングする（図１
（Ｂ））。そして、この１層目のポリシリコン１３の上
に容量絶縁膜１４を熱酸化あるいは化学気相成長法を形
成する。この容量絶縁膜１４上に、コントロールゲート
電極である４００ｎｍ程度の２層目のポリシリコン１５
を化学気相成長法により形成する。
【００１１】さらに、フォトリソグラフ法により２層目
のポリシリコン１５をパターニングする（図１
（Ｃ））。この２層目のポリシリコンは、リンをイオン
インプラ法により１層目のポリシリコン１３越しに半導
体基板１１表面近傍に注入するために１層目のポリシリ
コン１３より小さめにパターニングされている。そし
て、イオンインプラ法によりリンを１層目のポリシリコ
ン１３と半導体基板１１表面近傍に注入し、熱拡散し
て、１層目のポリシリコン１３のドーピングと不純物拡
散領域１６を同時に形成する。その後、イオンインプラ
法によりソース領域１７とドレイン領域１８も同時に形
成する（図１（Ｄ））。
のポリシリコン１５をパターニングする（図１
（Ｃ））。この２層目のポリシリコンは、リンをイオン
インプラ法により１層目のポリシリコン１３越しに半導
体基板１１表面近傍に注入するために１層目のポリシリ
コン１３より小さめにパターニングされている。そし
て、イオンインプラ法によりリンを１層目のポリシリコ
ン１３と半導体基板１１表面近傍に注入し、熱拡散し
て、１層目のポリシリコン１３のドーピングと不純物拡
散領域１６を同時に形成する。その後、イオンインプラ
法によりソース領域１７とドレイン領域１８も同時に形
成する（図１（Ｄ））。
【００１２】
【発明の効果】本発明の半導体不揮発性メモリの製造方
法は、以上説明したように薄膜化したフローティングゲ
ート電極である１層目のポリシリコンの不純物ドーピン
グをイオンインプラ注入で行うことにより、半導体基板
上の１０ｎｍ程度の薄いゲート絶縁膜に対して応力が発
生しにくくなった。従ってホットエレクトロンのトラッ
プが発生しにくくなるため、半導体不揮発性メモリの書
換え回数を改善することができた。また、同時にシリコ
ン基板への不純物拡散領域、ソース領域、ドレイン領域
を形成できるため、工程数を削減することができるよう
になった。
法は、以上説明したように薄膜化したフローティングゲ
ート電極である１層目のポリシリコンの不純物ドーピン
グをイオンインプラ注入で行うことにより、半導体基板
上の１０ｎｍ程度の薄いゲート絶縁膜に対して応力が発
生しにくくなった。従ってホットエレクトロンのトラッ
プが発生しにくくなるため、半導体不揮発性メモリの書
換え回数を改善することができた。また、同時にシリコ
ン基板への不純物拡散領域、ソース領域、ドレイン領域
を形成できるため、工程数を削減することができるよう
になった。
【図面の簡単な説明】
【図１】本発明の半導体不揮発性メモリの製造方法を利
用した、フラッシュ型ＥＥＰＲＯＭの製造工程順断面図
である。
用した、フラッシュ型ＥＥＰＲＯＭの製造工程順断面図
である。
【図２】従来の半導体不揮発性メモリの製造方法を利用
した、フラッシュ型ＥＥＰＲＯＭの製造工程順断面図で
ある。 符号の説明 １１ 半導体基板 １２ 薄いゲート絶縁膜 １３ フローティングゲート電極 １４ 容量絶縁膜 １５ コントロールゲート電極 １６ 不純物拡散領域 １７ ソース領域 １８ ドレイン領域
した、フラッシュ型ＥＥＰＲＯＭの製造工程順断面図で
ある。 符号の説明 １１ 半導体基板 １２ 薄いゲート絶縁膜 １３ フローティングゲート電極 １４ 容量絶縁膜 １５ コントロールゲート電極 １６ 不純物拡散領域 １７ ソース領域 １８ ドレイン領域
Claims (1)
- 【請求項１】 ２層ポリシリコン積層型半導体不揮発性
メモリにおいて、フローティングゲート電極である１層
目のポリシリコンの不純物ドーピングと、その直下のシ
リコン基板への不純物拡散を、一度の不純物イオンイン
プラ注入により同時に行うことを特徴とする半導体不揮
発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21743391A JPH0555603A (ja) | 1991-08-28 | 1991-08-28 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21743391A JPH0555603A (ja) | 1991-08-28 | 1991-08-28 | 半導体不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555603A true JPH0555603A (ja) | 1993-03-05 |
Family
ID=16704150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21743391A Pending JPH0555603A (ja) | 1991-08-28 | 1991-08-28 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555603A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766569B2 (en) | 2001-04-26 | 2004-07-27 | Ykk Corporation | Adjusting method and adjusting jig of button attaching apparatus |
-
1991
- 1991-08-28 JP JP21743391A patent/JPH0555603A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766569B2 (en) | 2001-04-26 | 2004-07-27 | Ykk Corporation | Adjusting method and adjusting jig of button attaching apparatus |
| US6851182B2 (en) | 2001-04-26 | 2005-02-08 | Ykk Corporation | Adjusting jig of button attaching apparatus |
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