JPH0553678A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0553678A JPH0553678A JP3215230A JP21523091A JPH0553678A JP H0553678 A JPH0553678 A JP H0553678A JP 3215230 A JP3215230 A JP 3215230A JP 21523091 A JP21523091 A JP 21523091A JP H0553678 A JPH0553678 A JP H0553678A
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- Japan
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- oscillation
- signal line
- circuit
- data bus
- address signal
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Abstract
(57)【要約】
【目的】電源電圧を切り替えても安定した発振特性を持
つ発振回路を提供する。 【構成】発振回路の電源電圧を切り替えるとき、発振イ
ンバータと共に帰還抵抗トランジスタサイズも切り替え
る。
つ発振回路を提供する。 【構成】発振回路の電源電圧を切り替えるとき、発振イ
ンバータと共に帰還抵抗トランジスタサイズも切り替え
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に発振回路の改良に関する。
に発振回路の改良に関する。
【０００２】
【従来の技術】従来の半導体装置は図２に示すように、
マイクロコンピュータ部（以下ＭＣＵと呼ぶ）２０１〜
２０５と、基準電圧発生回路２０６と、前記基準電圧発
生回路２０６より高い電圧を発生する基準電圧発生回路
２０７と、２つのアナログスイッチ２０８、２０９と、
演算増幅器２１０と、選択制御記憶回路（以下選択レジ
スタと呼ぶ）２１１と、発振回路２１２と、前記発振回
路２１２内の発振インバータ２１３、２１４と、リセッ
ト信号線２１５と、基本動作信号２１６から構成され
る。
マイクロコンピュータ部（以下ＭＣＵと呼ぶ）２０１〜
２０５と、基準電圧発生回路２０６と、前記基準電圧発
生回路２０６より高い電圧を発生する基準電圧発生回路
２０７と、２つのアナログスイッチ２０８、２０９と、
演算増幅器２１０と、選択制御記憶回路（以下選択レジ
スタと呼ぶ）２１１と、発振回路２１２と、前記発振回
路２１２内の発振インバータ２１３、２１４と、リセッ
ト信号線２１５と、基本動作信号２１６から構成され
る。
【０００３】まず、外部からリセット信号線２１５に入
力されるリセット信号により、中央処理ユニット（以下
ＣＰＵと呼ぶ）２０１および選択レジスタ２１１がそれ
ぞれ初期化され、ＣＰＵ２０１のプログラムカウンタは
初期アドレス、選択レジスタ２１１の出力はＬＯＷレベ
ルとなる。次に前記選択レジスタ２１１の初期出力結果
によりアナログスイッチ２０８がＯＮ、２０９がＯＦＦ
され、演算増幅器２１０の入力には基準電圧発生回路２
０６より発生される電圧が供給される。この時点で演算
増幅器２１０は入力された電圧を安定強化して出力し、
ＭＣＵ部２０１〜２０５および発振回路２１２に電源と
して供給。発振回路２１２内の発振インバータ２１３が
駆動され、ＣＰＵ２０１へ基本動作信号２１６が供給さ
れる。
力されるリセット信号により、中央処理ユニット（以下
ＣＰＵと呼ぶ）２０１および選択レジスタ２１１がそれ
ぞれ初期化され、ＣＰＵ２０１のプログラムカウンタは
初期アドレス、選択レジスタ２１１の出力はＬＯＷレベ
ルとなる。次に前記選択レジスタ２１１の初期出力結果
によりアナログスイッチ２０８がＯＮ、２０９がＯＦＦ
され、演算増幅器２１０の入力には基準電圧発生回路２
０６より発生される電圧が供給される。この時点で演算
増幅器２１０は入力された電圧を安定強化して出力し、
ＭＣＵ部２０１〜２０５および発振回路２１２に電源と
して供給。発振回路２１２内の発振インバータ２１３が
駆動され、ＣＰＵ２０１へ基本動作信号２１６が供給さ
れる。
【０００４】前記によりリセット信号線２１５の状態が
リセット解除となった場合、ＣＰＵ２０１は動作を開始
し、アドレス信号線２０３および双方向データ母線（以
下データバスと呼ぶ）２０２を介して、リードオンリー
メモリ（以下ＲＯＭと呼ぶ）２０４からのプログラムの
読み出し、およびランダムアクセスメモリ（以下ＲＡＭ
と呼ぶ）２０５に対するデータの読み書きを前記ＲＯＭ
２０４から読み出されるプログラムによって実行するこ
とで、コンピュータとしての動作が実行される。 ま
た、高速動作を保証する時など、より高い電圧での動作
を必要とする場合、ＣＰＵ２０１はアドレス信号線２０
３に選択レジスタ２１１の割り当てられたアドレスデー
タを出力し、データバス２０２を介してデータ”１”を
書き込むことで、選択レジスタ２１１の出力はＨＩＧＨ
レベルとなり、アナログスイッチ２０８がＯＦＦ、２０
９がＯＮし、ＭＣＵ部２０１〜２０５および発振回路２
１２の電源は、基準電圧発生回路２０６から基準電圧発
生回路２０７の出力電圧に切り換えられる。また発振回
路２１２内の発振インバータ２１３は停止し、発振イン
バータ２１４が駆動する。切り換えの制御はＲＯＭ２０
４から読み出されるプログラムによって実現される。
リセット解除となった場合、ＣＰＵ２０１は動作を開始
し、アドレス信号線２０３および双方向データ母線（以
下データバスと呼ぶ）２０２を介して、リードオンリー
メモリ（以下ＲＯＭと呼ぶ）２０４からのプログラムの
読み出し、およびランダムアクセスメモリ（以下ＲＡＭ
と呼ぶ）２０５に対するデータの読み書きを前記ＲＯＭ
２０４から読み出されるプログラムによって実行するこ
とで、コンピュータとしての動作が実行される。 ま
た、高速動作を保証する時など、より高い電圧での動作
を必要とする場合、ＣＰＵ２０１はアドレス信号線２０
３に選択レジスタ２１１の割り当てられたアドレスデー
タを出力し、データバス２０２を介してデータ”１”を
書き込むことで、選択レジスタ２１１の出力はＨＩＧＨ
レベルとなり、アナログスイッチ２０８がＯＦＦ、２０
９がＯＮし、ＭＣＵ部２０１〜２０５および発振回路２
１２の電源は、基準電圧発生回路２０６から基準電圧発
生回路２０７の出力電圧に切り換えられる。また発振回
路２１２内の発振インバータ２１３は停止し、発振イン
バータ２１４が駆動する。切り換えの制御はＲＯＭ２０
４から読み出されるプログラムによって実現される。
【０００５】以上が従来の半導体装置の構成と動作であ
る。
る。
【０００６】
【発明が解決しようとする課題】しかし、前記の従来技
術では、前記発振回路２１２の帰還抵抗をトランジスタ
のオン抵抗で実現する場合、前記発振回路２１２に供給
される電源電圧が前記選択レジスタ２１１によって切り
換えられるため、帰還抵抗トランジスタのオン抵抗値が
変化して、 ａ）帰還抵抗トランジスタのオン抵抗を低めに設計し、
かつ発振回路の電源電圧を高い方へ切り換えた場合、許
容リーク抵抗値が高くなる。
術では、前記発振回路２１２の帰還抵抗をトランジスタ
のオン抵抗で実現する場合、前記発振回路２１２に供給
される電源電圧が前記選択レジスタ２１１によって切り
換えられるため、帰還抵抗トランジスタのオン抵抗値が
変化して、 ａ）帰還抵抗トランジスタのオン抵抗を低めに設計し、
かつ発振回路の電源電圧を高い方へ切り換えた場合、許
容リーク抵抗値が高くなる。
【０００７】ｂ）帰還抵抗トランジスタのオン抵抗を高
めに設計し、かつ発振回路の電源電圧を低い方へ切り換
えた場合、発振開始しにくくなる。
めに設計し、かつ発振回路の電源電圧を低い方へ切り換
えた場合、発振開始しにくくなる。
【０００８】という２つの問題を有していた。
【０００９】また、前記発振回路２１２の帰還抵抗をト
ランジスタのオン抵抗以外の拡散抵抗や多結晶シリコン
抵抗で実現する場合、単位面積当たりの抵抗値が数十オ
ームから数キロオームと小さく数メガオームから数十メ
ガオーム必要な帰還抵抗を実現するには非常に広いレイ
アウト領域が必要でありチップサイズが増大するという
問題がある。
ランジスタのオン抵抗以外の拡散抵抗や多結晶シリコン
抵抗で実現する場合、単位面積当たりの抵抗値が数十オ
ームから数キロオームと小さく数メガオームから数十メ
ガオーム必要な帰還抵抗を実現するには非常に広いレイ
アウト領域が必要でありチップサイズが増大するという
問題がある。
【００１０】そこで本発明はこのような問題点を解決す
るもので、その目的は、発振回路の電源電圧を切り換え
た場合も、安定した発振を行う半導体装置を提供するこ
とにある。
るもので、その目的は、発振回路の電源電圧を切り換え
た場合も、安定した発振を行う半導体装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、 ａ）演算機能の実行とコンピュータの動作の制御とを行
うＣＰＵと、前記ＣＰＵに結合され、データのやりとり
を行うデータバスと、前記ＣＰＵに結合されるアドレス
信号線と、前記データバスおよび前記アドレス信号線に
結合され、コンピュータの動作を決定するプログラムを
蓄積するＲＯＭと、前記データバスおよび前記アドレス
信号線に結合され、演算処理のデータを格納するＲＡＭ
とからなるＭＣＵ部と、 ｂ）少なくとも２つ以上の電圧を発生する基準電圧発生
回路と、 ｃ）前記基準電圧発生回路より出力される２つ以上の電
圧を選択する少なくとも２つ以上のアナログスイッチ
と、 ｄ）前記アナログスイッチにて選択された電圧を安定化
させる演算増幅器と、 ｅ）少なくとも２つ以上の発振インバータと少なくとも
１つの帰還抵抗にて構成され、前記演算増幅器からの出
力を電源として動作し、かつその出力をＭＣＵ部へ基準
信号として供給する手段を有する発振回路と、 ｆ）前記帰還抵抗は、トランジスタのオン抵抗を利用
し、前記トランジスタのサイズを切り換える手段を有
し、 ｇ）前記ＭＣＵ部の前記データバスおよび前記アドレス
信号線に結合され、前記２つ以上のアナログスイッチと
前記発振回路の２つ以上の発振インバータおよび帰還抵
抗トランジスタサイズを選択する選択レジスタと、 ｈ）前記ＭＣＵ部の前記ＣＰＵおよび前記選択レジスタ
に結合され、電源投入時または装置初期化時に前記ＣＰ
Ｕおよび前記選択レジスタを初期化するリセット信号線
を有することを特徴とする。
うＣＰＵと、前記ＣＰＵに結合され、データのやりとり
を行うデータバスと、前記ＣＰＵに結合されるアドレス
信号線と、前記データバスおよび前記アドレス信号線に
結合され、コンピュータの動作を決定するプログラムを
蓄積するＲＯＭと、前記データバスおよび前記アドレス
信号線に結合され、演算処理のデータを格納するＲＡＭ
とからなるＭＣＵ部と、 ｂ）少なくとも２つ以上の電圧を発生する基準電圧発生
回路と、 ｃ）前記基準電圧発生回路より出力される２つ以上の電
圧を選択する少なくとも２つ以上のアナログスイッチ
と、 ｄ）前記アナログスイッチにて選択された電圧を安定化
させる演算増幅器と、 ｅ）少なくとも２つ以上の発振インバータと少なくとも
１つの帰還抵抗にて構成され、前記演算増幅器からの出
力を電源として動作し、かつその出力をＭＣＵ部へ基準
信号として供給する手段を有する発振回路と、 ｆ）前記帰還抵抗は、トランジスタのオン抵抗を利用
し、前記トランジスタのサイズを切り換える手段を有
し、 ｇ）前記ＭＣＵ部の前記データバスおよび前記アドレス
信号線に結合され、前記２つ以上のアナログスイッチと
前記発振回路の２つ以上の発振インバータおよび帰還抵
抗トランジスタサイズを選択する選択レジスタと、 ｈ）前記ＭＣＵ部の前記ＣＰＵおよび前記選択レジスタ
に結合され、電源投入時または装置初期化時に前記ＣＰ
Ｕおよび前記選択レジスタを初期化するリセット信号線
を有することを特徴とする。
【００１２】
【実施例】図１は本発明のー実施例を示す半導体装置の
回路図である。１０１は演算機能の実行とコンピュータ
の動作の制御を行うＣＰＵ。１０２はＣＰＵ１０１接続
されデータのやり取りを行うデータバス。１０３はＣＰ
Ｕ１０１に結合されるアドレス信号線。１０４はデータ
バス１０２とアドレス信号線１０３に結合され、動作を
決定するプログラムを格納するＲＯＭ。１０５はデータ
バス１０２とアドレス信号線１０３に結合され、演算処
理のデータを一時的に格納するＲＡＭ。前記１０１〜１
０５によってＭＣＵ部が構成される。１０６と１０７は
それぞれ異なる電圧を発生する基準電圧発生回路で、基
準電圧発生回路１０７は基準電圧発生回路１０６より高
い電圧を発生する。１０８と１０９はそれぞれ基準電圧
発生回路１０６、１０７に結合され、発生されるそれぞ
れの電圧を選択するアナログスイッチ。１１０はアナロ
グスイッチ１０８、１０９によって選択された電圧を安
定強化する演算増幅器。１１１はＣＰＵ１０１に基本動
作信号を供給する発振回路。１１２と１１３は発振回路
内の発振インバータで、それぞれ駆動能力が異なり発振
インバータ１１２は発振インバータ１１３より高い駆動
能力をもつ。１１９、１２０は帰還抵抗、１１７、１１
８はアナログスイッチである。帰還抵抗１１９と１２０
は直列に接続され、帰還抵抗１２０は発振インバータ１
１２、１１３の出力側に接続されている。アナログスイ
ッチ１１７、１１８のー方端は発振インバータ１１２、
１１３の入力側に接続されており、アナログスイッチ１
１７のもうー方端は帰還抵抗１１９に、アナログスイッ
チ１１８のもうー方端は帰還抵抗１１９と１２０の接続
点に接続されている。１１４は基準電圧発生回路１０
６、１０７、発振インバータ１１２、１１３および帰還
抵抗１１９、１２０のそれぞれを選択する選択レジス
タ。１１５はＣＰＵ１０１および選択レジスタ１１４を
初期化するリセット信号線。１１６はＣＰＵ１０１に対
する基本動作信号。以上によって本発明の半導体装置が
構成される。
回路図である。１０１は演算機能の実行とコンピュータ
の動作の制御を行うＣＰＵ。１０２はＣＰＵ１０１接続
されデータのやり取りを行うデータバス。１０３はＣＰ
Ｕ１０１に結合されるアドレス信号線。１０４はデータ
バス１０２とアドレス信号線１０３に結合され、動作を
決定するプログラムを格納するＲＯＭ。１０５はデータ
バス１０２とアドレス信号線１０３に結合され、演算処
理のデータを一時的に格納するＲＡＭ。前記１０１〜１
０５によってＭＣＵ部が構成される。１０６と１０７は
それぞれ異なる電圧を発生する基準電圧発生回路で、基
準電圧発生回路１０７は基準電圧発生回路１０６より高
い電圧を発生する。１０８と１０９はそれぞれ基準電圧
発生回路１０６、１０７に結合され、発生されるそれぞ
れの電圧を選択するアナログスイッチ。１１０はアナロ
グスイッチ１０８、１０９によって選択された電圧を安
定強化する演算増幅器。１１１はＣＰＵ１０１に基本動
作信号を供給する発振回路。１１２と１１３は発振回路
内の発振インバータで、それぞれ駆動能力が異なり発振
インバータ１１２は発振インバータ１１３より高い駆動
能力をもつ。１１９、１２０は帰還抵抗、１１７、１１
８はアナログスイッチである。帰還抵抗１１９と１２０
は直列に接続され、帰還抵抗１２０は発振インバータ１
１２、１１３の出力側に接続されている。アナログスイ
ッチ１１７、１１８のー方端は発振インバータ１１２、
１１３の入力側に接続されており、アナログスイッチ１
１７のもうー方端は帰還抵抗１１９に、アナログスイッ
チ１１８のもうー方端は帰還抵抗１１９と１２０の接続
点に接続されている。１１４は基準電圧発生回路１０
６、１０７、発振インバータ１１２、１１３および帰還
抵抗１１９、１２０のそれぞれを選択する選択レジス
タ。１１５はＣＰＵ１０１および選択レジスタ１１４を
初期化するリセット信号線。１１６はＣＰＵ１０１に対
する基本動作信号。以上によって本発明の半導体装置が
構成される。
【００１３】次にその動作について説明する。まず外部
からリセット信号線１１５に入力されるリセット信号に
より、ＣＰＵ１０１および選択レジスタ１１４がそれぞ
れ初期化され、ＣＰＵ１０１のプログラムカウンタは初
期アドレス、選択レジスタ１１４の出力はＬＯＷレベル
となる。次に前記選択レジスタ１１４の初期出力結果に
よりアナログスイッチ１０８がＯＮ、１０９がＯＦＦさ
れ、演算増幅器１１０の入力には基準電圧発生回路１０
６より発生する電圧が供給される。この時点で演算増幅
器１１０は入力された電圧を安定強化して出力し、ＭＣ
Ｕ部１０１〜１０５および発振回路１１１に電源として
供給。また前記選択レジスタ１１４の初期出力結果は発
振回路１１１内の２つの発振インバータのうち、駆動能
力の高い発振インバータ１１２を選択、アナログスイッ
チ１１７はＯＦＦ、１１８はＯＮされ帰還抵抗は１２０
のみが選択され、ＣＰＵ１０１へ基本動作信号１１６を
供給する。
からリセット信号線１１５に入力されるリセット信号に
より、ＣＰＵ１０１および選択レジスタ１１４がそれぞ
れ初期化され、ＣＰＵ１０１のプログラムカウンタは初
期アドレス、選択レジスタ１１４の出力はＬＯＷレベル
となる。次に前記選択レジスタ１１４の初期出力結果に
よりアナログスイッチ１０８がＯＮ、１０９がＯＦＦさ
れ、演算増幅器１１０の入力には基準電圧発生回路１０
６より発生する電圧が供給される。この時点で演算増幅
器１１０は入力された電圧を安定強化して出力し、ＭＣ
Ｕ部１０１〜１０５および発振回路１１１に電源として
供給。また前記選択レジスタ１１４の初期出力結果は発
振回路１１１内の２つの発振インバータのうち、駆動能
力の高い発振インバータ１１２を選択、アナログスイッ
チ１１７はＯＦＦ、１１８はＯＮされ帰還抵抗は１２０
のみが選択され、ＣＰＵ１０１へ基本動作信号１１６を
供給する。
【００１４】前述によりリセット信号線１１５がリセッ
ト解除になった場合、ＣＰＵ１０１は動作を開始し、ア
ドレス信号線１０３およびデータバス１０２を介してＲ
ＯＭ１０４からプログラムを読みだし、ＲＡＭ１０５に
対するデータの読み書きを前記ＲＯＭ１０４から読みだ
されるプログラムによって実行することで、コンピュー
タとしての動作が実現される。
ト解除になった場合、ＣＰＵ１０１は動作を開始し、ア
ドレス信号線１０３およびデータバス１０２を介してＲ
ＯＭ１０４からプログラムを読みだし、ＲＡＭ１０５に
対するデータの読み書きを前記ＲＯＭ１０４から読みだ
されるプログラムによって実行することで、コンピュー
タとしての動作が実現される。
【００１５】また、高速動作を保証する時など、より高
い電圧での動作を必要とする場合、ＣＰＵ１０１はアド
レス信号線１０３に選択レジスタ１１４の割り当てられ
たアドレスデータを出力し、データバス１０２を介して
データ”１”を書き込むことで、選択レジスタ１１４の
出力はＨＩＧＨレベルとなり、アナログスイッチ１０８
がＯＦＦ、１０９がＯＮし、ＭＣＵ部１０１〜１０５お
よび発振回路１１１の電源は、基準電圧発生回路１０６
から基準電圧発生回路１０７の出力電圧に切り換えられ
る。また発振回路１１１内の発振インバータ１１２は停
止し、発振インバータ１１３が駆動する。更に発振回路
１１１内のアナログスイッチ１１７がＯＮ、１１８がＯ
ＦＦされ、帰還抵抗は１１９と１２０が直列されたもの
が選択される。これらの切り換えの制御はＲＯＭ２０４
から読み出されるプログラムによって実現される。
い電圧での動作を必要とする場合、ＣＰＵ１０１はアド
レス信号線１０３に選択レジスタ１１４の割り当てられ
たアドレスデータを出力し、データバス１０２を介して
データ”１”を書き込むことで、選択レジスタ１１４の
出力はＨＩＧＨレベルとなり、アナログスイッチ１０８
がＯＦＦ、１０９がＯＮし、ＭＣＵ部１０１〜１０５お
よび発振回路１１１の電源は、基準電圧発生回路１０６
から基準電圧発生回路１０７の出力電圧に切り換えられ
る。また発振回路１１１内の発振インバータ１１２は停
止し、発振インバータ１１３が駆動する。更に発振回路
１１１内のアナログスイッチ１１７がＯＮ、１１８がＯ
ＦＦされ、帰還抵抗は１１９と１２０が直列されたもの
が選択される。これらの切り換えの制御はＲＯＭ２０４
から読み出されるプログラムによって実現される。
【００１６】
【発明の効果】以上述べたように、本発明では、発振回
路に供給される電源電圧が切り換えられた時、前記発振
回路の帰還抵抗のトランジスタサイズを切り替えること
ができ、すなわち電源電圧に応じた適切な帰還抵抗値を
設定でき、許容リーク抵抗値が高くなったり、発振開始
しにくくなるという発振特性の劣化を防ぐことができ
る。
路に供給される電源電圧が切り換えられた時、前記発振
回路の帰還抵抗のトランジスタサイズを切り替えること
ができ、すなわち電源電圧に応じた適切な帰還抵抗値を
設定でき、許容リーク抵抗値が高くなったり、発振開始
しにくくなるという発振特性の劣化を防ぐことができ
る。
【００１７】この、発振回路の帰還抵抗をトランジスタ
のオン抵抗で実現できることは、単位面積当たりの抵抗
値が低い数拡散抵抗や多結晶シリコン抵抗で実現する場
合のように、非常に広いレイアウト領域が必要でありチ
ップサイズが増大するという問題を回避でき、また、帰
還抵抗を外付部品にした場合のようにチップの付加価値
をさげることもない。言い替えれば、本発明は、チップ
サイズの増大によるコストアップやチップの付加価値を
さげることなしに、発振回路の電源電圧に応じた適切な
帰還抵抗値を設定でき、許容リーク抵抗値や発振開始特
性の安定した半導体装置を実現できるという効果があ
る。
のオン抵抗で実現できることは、単位面積当たりの抵抗
値が低い数拡散抵抗や多結晶シリコン抵抗で実現する場
合のように、非常に広いレイアウト領域が必要でありチ
ップサイズが増大するという問題を回避でき、また、帰
還抵抗を外付部品にした場合のようにチップの付加価値
をさげることもない。言い替えれば、本発明は、チップ
サイズの増大によるコストアップやチップの付加価値を
さげることなしに、発振回路の電源電圧に応じた適切な
帰還抵抗値を設定でき、許容リーク抵抗値や発振開始特
性の安定した半導体装置を実現できるという効果があ
る。
【図１】本発明の半導体装置のー実施例を示す回路図。
【図２】従来の半導体装置の回路図。
１０１・・・・・・中央処理ユニット（ＣＰＵ） １０２・・・・・・双方向データ母線（データバス） １０３・・・・・・アドレス信号線 １０４・・・・・・リードオンリーメモリ（ＲＯＭ） １０５・・・・・・ランダムアクセスメモリ（ＲＡＭ） １０６、１０７・・基準電圧発生回路 １０８、１０９・・アナログスイッチ １１０・・・・・・演算増幅器 １１１・・・・・・発振回路 １１２、１１３・・発振インバータ １１４・・・・・・選択制御記憶回路（選択レジスタ） １１５・・・・・・リセット信号線 １１６・・・・・・基本動作信号 １１７、１１８・・アナログスイッチ １１９、１２０・・帰還抵抗 ２０１・・・・・・中央処理ユニット（ＣＰＵ） ２０２・・・・・・双方向データ母線（データバス） ２０３・・・・・・アドレス信号線 ２０４・・・・・・リードオンリーメモリ（ＲＯＭ） ２０５・・・・・・ランダムアクセスメモリ（ＲＡＭ） ２０６、２０７・・基準電圧発生回路 ２０８、２０９・・アナログスイッチ ２１０・・・・・・演算増幅器 ２１１・・・・・・選択制御記憶回路（選択レジスタ） ２１２・・・・・・発振回路 ２１３、２１４・・発振インバータ ２１５・・・・・・リセット信号線 ２１６・・・・・・基本動作信号
Claims (1)
- 【請求項１】ａ）演算機能の実行とコンピュータの動作
の制御とを行う中央処理ユニットと、前記中央処理ユニ
ットに結合され、データのやりとりを行う双方向データ
母線と、前記中央処理ユニットに結合されるアドレス信
号線と、前記双方向データ母線および前記アドレス信号
線に結合され、コンピュータの動作を決定するプログラ
ムを蓄積するリードオンリーメモリと、前記双方向デー
タ母線および前記アドレス信号線に結合され、演算処理
のデータを格納するランダムアクセスメモリとからなる
マイクロコンピュータ部と、 ｂ）少なくとも２つ以上の電圧を発生する基準電圧発生
回路と、 ｃ）前記基準電圧発生回路より出力される２つ以上の電
圧を選択する少なくとも２つ以上のアナログスイッチ
と、 ｄ）前記アナログスイッチにて選択された電圧を安定化
させる演算増幅器と、 ｅ）少なくとも２つ以上の発振インバータと少なくとも
１つの帰還抵抗にて構成され、前記演算増幅器からの出
力を電源として動作し、かつその出力をマイクロコンピ
ュータ部へ基準信号として供給する手段を有する発振回
路と、 ｆ）前記帰還抵抗は、トランジスタのオン抵抗を利用
し、前記トランジスタのサイズを切り換える手段を有
し、 ｇ）前記マイクロコンピュータ部の前記双方向データ母
線および前記アドレス信号線に結合され、前記２つ以上
のアナログスイッチと前記発振回路の２つ以上の発振イ
ンバータおよび帰還抵抗トランジスタサイズを選択する
選択制御記憶回路と、 ｈ）前記マイクロコンピュータ部の前記中央処理ユニッ
トおよび前記選択制御記憶回路に結合され、電源投入時
または装置初期化時に前記中央処理ユニットおよび前記
選択制御記憶回路を初期化するリセット信号線を有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21523091A JP3285208B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21523091A JP3285208B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553678A true JPH0553678A (ja) | 1993-03-05 |
| JP3285208B2 JP3285208B2 (ja) | 2002-05-27 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3285208B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
-
1991
- 1991-08-27 JP JP21523091A patent/JP3285208B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
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| Publication number | Publication date |
|---|---|
| JP3285208B2 (ja) | 2002-05-27 |
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