JPH0552773U - 平均値形周期測定装置 - Google Patents

Abstract

(57)【要約】 【目的】 比較的簡単、かつ安価な構成を有する周期測
定装置を提供する。 【構成】 本周期測定装置は、入力回路１と、入力回路
１からパルス列信号を入力し、パルスの立上りエッジを
検出するエッジ検出回路２と、フリーランニング状態に
あるカウンタ３と、測定開始後、最初のパルスの立上り
が検出されたときのカウンタ３の値Ａをメモリにストア
し、測定を開始してから一定時間Ｔ_S の間のパルスの立
上がりエッジの数Ｃを計数してメモリにストアし、一定
時間Ｔ_S 経過後最初のパルスが入力されたときのカウン
タ３の値Ｂをメモリにストアし、最後に周期＝（Ｂ−Ａ
＋Ｔ_S ）／（Ｃ＋１）を算出するＣＰＵ４で構成されて
いる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はパルス列信号の周期を測定する装置に関する。

【０００２】

【従来の技術】

図４はこの種の装置の従来例のブロック図、図５はその動作タイミング図であ る。

【０００３】 基準信号発生器２１からは図５（３）に示すような基準信号が発生される。入 力回路２５には信号が入力され、波形整形、分周などが行なわれ、図５（１）に 示すような、周期測定の対象であるパルス列信号が出力される。ゲート制御回路 ２６は最初のパルスの立上りにより立上るゲート制御信号を発生し、ゲート回路 ２２に出力する。ゲート回路２２はこのゲート制御信号の立上りによりゲートを 開き、基準信号発生器２１で発生された基準信号を通過させ、カウンタ２３に送 る。カウンタ２３はこの基準信号を計数する。入力回路２５からｎ個目のパルス が出力されると、ゲート制御回路２６はゲート制御信号を立下る。ゲート回路２ ２はゲート制御信号の立下りによりゲートを閉じ、カウンタ２３は、図５（４） に示すように、ｎ個のパルスが入力回路２５から出力される間の基準信号を計数 することになる。この計数値は周期演算回路２４に入力され、これをｎで除する ことにより周期が算出される。なお、リセット回路２７はゲート制御回路２６に 最初のパルスが入力されたときカウンタ２３をクリヤするものである。

【０００４】

【考案が解決しようとする課題】

上述した従来の周期測定装置は、ハードウェアで構成され、構成が複雑である という欠点があった。

【０００５】 本考案の目的は、比較的簡単、かつ安価な構成を有する周期測定装置を提供す ることである。

【０００６】

【課題を解決するための手段】

上記目的を達成するために、本考案の周期測定装置は、 パルス列信号を入力しパルスのエッジを検出するエッジ検出回路と、 フリーランニング状態にあるカウンタと、 測定開始後、最初のパルスが入力されたときの前記カウンタの値を第１の計数 値としてメモリにストアし、その後、測定を開始してから一定時間（測定周期に 最も近い、カウンタのフルスケールの整数倍の時間）、エッジが検出されたパル スの数を計数し、第２の計数値としてメモリにストアし、前記一定時間経過後最 初のパルスが入力されたときの前記カウンタの値を第３の計数値としてメモリに ストアし、前記パルス列信号の周期＝（第３の計数値−第１の計数値＋一定時間 ）／（第２の計数値＋１）を算出するＣＰＵとを有している。

【０００７】

【作用】

本考案は、専用のハードウェアを用いず、１チップマイクロコンピュータのフ リーランカウンタ機能を用いて、ソフトウェアにより平均値形の周期測定を行な うものである。

【０００８】

【実施例】

次に、本考案の実施例について図面を参照して説明する。

【０００９】 図１は本考案の一実施例の平均値形周期測定装置のブロック図、図２は本実施 例の測定原理を説明するための図、図３はＣＰＵ４の処理を示す流れ図である。

【００１０】 本実施例の平均値形周期測定装置は、信号を入力し、波形整形、分周などを行 ない、パルス列信号を出力する入力回路１と、パルス列信号の各パルスの立上り エッジを検出するエッジ検出回路２と、フリーランニング状態にあるカウンタ３ と、エッジ検出回路２のエッジ検出とカウンタ３の計数値に基づいてパルス列信 号の周期を算出するＣＰＵ４で構成され、エッジ検出回路２とカウンタ３とＣＰ Ｕ４は１チップのマイクロコンピュータで構成されている。

【００１１】 ＣＰＵ４は図２および図３に示すように測定開始後、最初のパルスが入力され 、エッジ検出回路２でエッジが検出されると、その時のカウンタ３の値Ａをメモ リにストアし（ステップ１１）、その後、測定開始後、Ｔ_s 時間（測定周期に最 も近い、カウンタ３のフルスケールの整数倍の時間）経過し、割込みが発生する まで検出されたパルスのエッジを計数し、その計数値Ｃをメモリにストアし（ス テップ１２〜１４）、Ｔ_s 時間経過後最初のパルス入力時のカウンタ３の値Ｂを メモリにストアし（ステップ１５）、最後に周期＝（Ｂ−Ａ＋Ｔ_s ）／（Ｃ＋１ ）を算出する（ステップ１６）。なお、上記の周期の演算式で、分子はトータル の時間、分母はその間にあるパルスの数であり、したがって算出される周期は個 々の周期ではなく、平均化された周期となる。

【００１２】

【考案の効果】

以上説明したように本考案は、専用のハードウェアを用いず、１チップマイク ロコンピュータのフリーランカウンタ機能を用いて、ソフトウェアにより平均値 形の周期測定を行なうことにより、構成が簡単で、安価な周期測定装置を提供で きる効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例の平均値形周期測定装置のブ
ロック図である。

【図２】図１の平均値形周期測定装置の測定原理を説明
するための図である。

【図３】図１のＣＰＵ４の処理を示す流れ図である。

【図４】周期測定装置の従来例のブロック図である。

【図５】図４の装置の動作タイミング図である。

【符号の説明】

１ 入力回路 ２ エッジ検出回路 ３ カウンタ ４ ＣＰＵ １１〜１６ ステップ ２１ 基準信号発生器 ２２ ゲート回路 ２３ カウンタ ２４ 周期演算回路 ２５ 入力回路 ２６ ゲート制御回路 ２７ リセット回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 パルス列信号を入力し、パルスのエッジ
   を検出するエッジ検出回路と、 フリーランニング状態にあるカウンタと、 測定開始後、最初のパルスが入力されたときの前記カウ
   ンタの値を第１の計数値としてメモリにストアし、その
   後、測定を開始してから一定時間（測定周期に最も近
   い、前記カウンタのフルスケールの整数倍の時間）、エ
   ッジが検出されたパルスの数を計数し、第２の計数値と
   してメモリにストアし、前記一定時間経過後最初のパル
   スが入力されたときの前記カウンタの値を第３の計数値
   としてメモリにストアし、前記パルス列信号の周期＝
   （第３の計数値−第１の計数値＋一定時間）／（第２の
   計数値＋１）を算出するＣＰＵとを有する平均値形周期
   測定装置。