JP2568121Y2 - 平均値形周期測定装置 - Google Patents
平均値形周期測定装置Info
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- JP2568121Y2 JP2568121Y2 JP9997091U JP9997091U JP2568121Y2 JP 2568121 Y2 JP2568121 Y2 JP 2568121Y2 JP 9997091 U JP9997091 U JP 9997091U JP 9997091 U JP9997091 U JP 9997091U JP 2568121 Y2 JP2568121 Y2 JP 2568121Y2
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- Japan
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- pulse
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- Measuring Frequencies, Analyzing Spectra (AREA)
Description
【０００１】
【産業上の利用分野】本考案はパルス列信号の周期を測
定する装置に関する。
定する装置に関する。
【０００２】
【従来の技術】図４はこの種の装置の従来例のブロック
図、図５はその動作タイミング図である。
図、図５はその動作タイミング図である。
【０００３】基準信号発生器２１からは図５（３）に示
すような基準信号が発生される。入力回路２５には信号
が入力され、波形整形、分周などが行なわれ、図５
（１）に示すような、周期測定の対象であるパルス列信
号が出力される。ゲート制御回路２６は最初のパルスの
立上りにより立上るゲート制御信号を発生し、ゲート回
路２２に出力する。ゲート回路２２はこのゲート制御信
号の立上りによりゲートを開き、基準信号発生器２１で
発生された基準信号を通過させ、カウンタ２３に送る。
カウンタ２３はこの基準信号を計数する。入力回路２５
からｎ個目のパルスが出力されると、ゲート制御回路２
６はゲート制御信号を立下る。ゲート回路２２はゲート
制御信号の立下りによりゲートを閉じ、カウンタ２３
は、図５（４）に示すように、ｎ個のパルスが入力回路
２５から出力される間の基準信号を計数することにな
る。この計数値は周期演算回路２４に入力され、これを
ｎで除することにより周期が算出される。なお、リセッ
ト回路２７はゲート制御回路２６に最初のパルスが入力
されたときカウンタ２３をクリヤするものである。
すような基準信号が発生される。入力回路２５には信号
が入力され、波形整形、分周などが行なわれ、図５
（１）に示すような、周期測定の対象であるパルス列信
号が出力される。ゲート制御回路２６は最初のパルスの
立上りにより立上るゲート制御信号を発生し、ゲート回
路２２に出力する。ゲート回路２２はこのゲート制御信
号の立上りによりゲートを開き、基準信号発生器２１で
発生された基準信号を通過させ、カウンタ２３に送る。
カウンタ２３はこの基準信号を計数する。入力回路２５
からｎ個目のパルスが出力されると、ゲート制御回路２
６はゲート制御信号を立下る。ゲート回路２２はゲート
制御信号の立下りによりゲートを閉じ、カウンタ２３
は、図５（４）に示すように、ｎ個のパルスが入力回路
２５から出力される間の基準信号を計数することにな
る。この計数値は周期演算回路２４に入力され、これを
ｎで除することにより周期が算出される。なお、リセッ
ト回路２７はゲート制御回路２６に最初のパルスが入力
されたときカウンタ２３をクリヤするものである。
【０００４】
【考案が解決しようとする課題】上述した従来の周期測
定装置は、ハードウェアで構成され、構成が複雑である
という欠点があった。
定装置は、ハードウェアで構成され、構成が複雑である
という欠点があった。
【０００５】本考案の目的は、比較的簡単、かつ安価な
構成を有する周期測定装置を提供することである。
構成を有する周期測定装置を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本考案の周期測定装置は、パルス列信号を入力しパ
ルスのエッジを検出するエッジ検出回路と、フリーラン
ニング状態にあるカウンタと、測定開始後、最初のパル
スが入力されたときの前記カウンタの値を第１の計数値
としてメモリにストアし、その後、測定を開始してから
一定時間（測定周期に最も近い、カウンタのフルスケー
ルの整数倍の時間）、エッジが検出されたパルスの数を
計数し、第２の計数値としてメモリにストアし、前記一
定時間経過後最初のパルスが入力されたときの前記カウ
ンタの値を第３の計数値としてメモリにストアし、前記
パルス列信号の周期＝（第３の計数値−第１の計数値＋
一定時間）／（第２の計数値＋１）を算出するＣＰＵと
を有している。
に、本考案の周期測定装置は、パルス列信号を入力しパ
ルスのエッジを検出するエッジ検出回路と、フリーラン
ニング状態にあるカウンタと、測定開始後、最初のパル
スが入力されたときの前記カウンタの値を第１の計数値
としてメモリにストアし、その後、測定を開始してから
一定時間（測定周期に最も近い、カウンタのフルスケー
ルの整数倍の時間）、エッジが検出されたパルスの数を
計数し、第２の計数値としてメモリにストアし、前記一
定時間経過後最初のパルスが入力されたときの前記カウ
ンタの値を第３の計数値としてメモリにストアし、前記
パルス列信号の周期＝（第３の計数値−第１の計数値＋
一定時間）／（第２の計数値＋１）を算出するＣＰＵと
を有している。
【０００７】
【作用】本考案は、専用のハードウェアを用いず、１チ
ップマイクロコンピュータのフリーランカウンタ機能を
用いて、ソフトウェアにより平均値形の周期測定を行な
うものである。
ップマイクロコンピュータのフリーランカウンタ機能を
用いて、ソフトウェアにより平均値形の周期測定を行な
うものである。
【０００８】
【実施例】次に、本考案の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本考案の一実施例の平均値形周期測
定装置のブロック図、図２は本実施例の測定原理を説明
するための図、図３はＣＰＵ４の処理を示す流れ図であ
る。
定装置のブロック図、図２は本実施例の測定原理を説明
するための図、図３はＣＰＵ４の処理を示す流れ図であ
る。
【００１０】本実施例の平均値形周期測定装置は、信号
を入力し、波形整形、分周などを行ない、パルス列信号
を出力する入力回路１と、パルス列信号の各パルスの立
上りエッジを検出するエッジ検出回路２と、フリーラン
ニング状態にあるカウンタ３と、エッジ検出回路２のエ
ッジ検出とカウンタ３の計数値に基づいてパルス列信号
の周期を算出するＣＰＵ４で構成され、エッジ検出回路
２とカウンタ３とＣＰＵ４は１チップのマイクロコンピ
ュータで構成されている。
を入力し、波形整形、分周などを行ない、パルス列信号
を出力する入力回路１と、パルス列信号の各パルスの立
上りエッジを検出するエッジ検出回路２と、フリーラン
ニング状態にあるカウンタ３と、エッジ検出回路２のエ
ッジ検出とカウンタ３の計数値に基づいてパルス列信号
の周期を算出するＣＰＵ４で構成され、エッジ検出回路
２とカウンタ３とＣＰＵ４は１チップのマイクロコンピ
ュータで構成されている。
【００１１】ＣＰＵ４は図２および図３に示すように測
定開始後、最初のパルスが入力され、エッジ検出回路２
でエッジが検出されると、その時のカウンタ３の値Ａを
メモリにストアし（ステップ１１）、その後、測定開始
後、Ｔs 時間（測定周期に最も近い、カウンタ３のフル
スケールの整数倍の時間）経過し、割込みが発生するま
で検出されたパルスのエッジを計数し、その計数値Ｃを
メモリにストアし（ステップ１２〜１４）、Ｔs 時間経
過後最初のパルス入力時のカウンタ３の値Ｂをメモリに
ストアし（ステップ１５）、最後に周期＝（Ｂ−Ａ＋Ｔ
s ）／（Ｃ＋１）を算出する（ステップ１６）。なお、
上記の周期の演算式で、分子はトータルの時間、分母は
その間にあるパルスの数であり、したがって算出される
周期は個々の周期ではなく、平均化された周期となる。
定開始後、最初のパルスが入力され、エッジ検出回路２
でエッジが検出されると、その時のカウンタ３の値Ａを
メモリにストアし（ステップ１１）、その後、測定開始
後、Ｔs 時間（測定周期に最も近い、カウンタ３のフル
スケールの整数倍の時間）経過し、割込みが発生するま
で検出されたパルスのエッジを計数し、その計数値Ｃを
メモリにストアし（ステップ１２〜１４）、Ｔs 時間経
過後最初のパルス入力時のカウンタ３の値Ｂをメモリに
ストアし（ステップ１５）、最後に周期＝（Ｂ−Ａ＋Ｔ
s ）／（Ｃ＋１）を算出する（ステップ１６）。なお、
上記の周期の演算式で、分子はトータルの時間、分母は
その間にあるパルスの数であり、したがって算出される
周期は個々の周期ではなく、平均化された周期となる。
【００１２】
【考案の効果】以上説明したように本考案は、専用のハ
ードウェアを用いず、１チップマイクロコンピュータの
フリーランカウンタ機能を用いて、ソフトウェアにより
平均値形の周期測定を行なうことにより、構成が簡単
で、安価な周期測定装置を提供できる効果がある。
ードウェアを用いず、１チップマイクロコンピュータの
フリーランカウンタ機能を用いて、ソフトウェアにより
平均値形の周期測定を行なうことにより、構成が簡単
で、安価な周期測定装置を提供できる効果がある。
【図１】本考案の一実施例の平均値形周期測定装置のブ
ロック図である。
ロック図である。
【図２】図１の平均値形周期測定装置の測定原理を説明
するための図である。
するための図である。
【図３】図１のＣＰＵ４の処理を示す流れ図である。
【図４】周期測定装置の従来例のブロック図である。
【図５】図４の装置の動作タイミング図である。
１ 入力回路 ２ エッジ検出回路 ３ カウンタ ４ ＣＰＵ １１〜１６ ステップ ２１ 基準信号発生器 ２２ ゲート回路 ２３ カウンタ ２４ 周期演算回路 ２５ 入力回路 ２６ ゲート制御回路 ２７ リセット回路
Claims (1)
- 【請求項１】 パルス列信号を入力し、パルスのエッジ
を検出するエッジ検出回路と、 フリーランニング状態にあるカウンタと、 測定開始後、最初のパルスが入力されたときの前記カウ
ンタの値を第１の計数値としてメモリにストアし、その
後、測定を開始してから一定時間（測定周期に最も近
い、前記カウンタのフルスケールの整数倍の時間）、エ
ッジが検出されたパルスの数を計数し、第２の計数値と
してメモリにストアし、前記一定時間経過後最初のパル
スが入力されたときの前記カウンタの値を第３の計数値
としてメモリにストアし、前記パルス列信号の周期＝
（第３の計数値−第１の計数値＋一定時間）／（第２の
計数値＋１）を算出するＣＰＵとを有する平均値形周期
測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9997091U JP2568121Y2 (ja) | 1991-12-04 | 1991-12-04 | 平均値形周期測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9997091U JP2568121Y2 (ja) | 1991-12-04 | 1991-12-04 | 平均値形周期測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0552773U JPH0552773U (ja) | 1993-07-13 |
| JP2568121Y2 true JP2568121Y2 (ja) | 1998-04-08 |
Family
ID=14261528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9997091U Expired - Lifetime JP2568121Y2 (ja) | 1991-12-04 | 1991-12-04 | 平均値形周期測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568121Y2 (ja) |
-
1991
- 1991-12-04 JP JP9997091U patent/JP2568121Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552773U (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |
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| R250 | Receipt of annual fees |
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