JPH054818B2 - - Google Patents
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- JPH054818B2 JPH054818B2 JP62227376A JP22737687A JPH054818B2 JP H054818 B2 JPH054818 B2 JP H054818B2 JP 62227376 A JP62227376 A JP 62227376A JP 22737687 A JP22737687 A JP 22737687A JP H054818 B2 JPH054818 B2 JP H054818B2
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- 229910000765 intermetallic Inorganic materials 0.000 claims description 9
- 239000007769 metal material Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 230000005496 eutectics Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 17
- 238000007747 plating Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electronic Switches (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
(a) 産業上の利用分野
この発明は、フイルムキヤリアなどの配線基板
に対する、半導体チツプなどのチツプ状電子部品
のワイヤレスボンデイング構造に関する。
に対する、半導体チツプなどのチツプ状電子部品
のワイヤレスボンデイング構造に関する。
(b) 従来の技術
近年、電子部品の実装技術の発展によりサーマ
ルヘツドや大型液晶デイスプレイなど多ピンLSI
を多数個実装した装置が実用化されているが、電
子部品の実装密度の向上に伴い、半導体素子など
のチツプ状電子部品はパツケージ化しない状態で
扱う方向に進んでいる。
ルヘツドや大型液晶デイスプレイなど多ピンLSI
を多数個実装した装置が実用化されているが、電
子部品の実装密度の向上に伴い、半導体素子など
のチツプ状電子部品はパツケージ化しない状態で
扱う方向に進んでいる。
このような半導体素子の実装方式として、いわ
ゆるフリツプチツプ方式やフイルムキヤリア方式
が従来より用いられている。
ゆるフリツプチツプ方式やフイルムキヤリア方式
が従来より用いられている。
しかしながら、このような方法により半導体素
子を実装する方法では、スライス状態で、多層金
属膜を形成する蒸着工程、感光性樹脂によるパタ
ーンを形成するフオトリソグラフイ工程、バンプ
を形成するためのメツキ工程、さらに不要の多層
金属膜を除去するエツチング工程などの各工程を
経て、チツプ状電子部品のAlパツド上にバンプ
を形成するものであり、このため高額な製造設備
が必要で、また上記の種々の工程を経るために部
品の歩留まりが低下したり、スライス状態でバン
プを形成するため、不良の素子にもバンプが形成
されることになり、実装コストが増大するという
問題があつた。
子を実装する方法では、スライス状態で、多層金
属膜を形成する蒸着工程、感光性樹脂によるパタ
ーンを形成するフオトリソグラフイ工程、バンプ
を形成するためのメツキ工程、さらに不要の多層
金属膜を除去するエツチング工程などの各工程を
経て、チツプ状電子部品のAlパツド上にバンプ
を形成するものであり、このため高額な製造設備
が必要で、また上記の種々の工程を経るために部
品の歩留まりが低下したり、スライス状態でバン
プを形成するため、不良の素子にもバンプが形成
されることになり、実装コストが増大するという
問題があつた。
このような問題点を解消する技術としていわゆ
る転写パンプ実装技術が開発されている。これは
次の手順によつて実装される。まず、予めメツキ
再生可能な基板上にAuバンプを形成しておき、
このバンプと配線基板の電極、例えば、フイルム
キヤリアの場合表面にSnメツキを施したインナ
ーリードとを熱圧接し、Au・Sn合金により基板
上からバンプを剥離させ、リードに一括転写し、
次に、リードに転写したバンプを半導体素子の
Alパツドに熱圧着し、Au・Al合金で一括接合す
ることにより、半導体素子の電極とリードとを接
続する。
る転写パンプ実装技術が開発されている。これは
次の手順によつて実装される。まず、予めメツキ
再生可能な基板上にAuバンプを形成しておき、
このバンプと配線基板の電極、例えば、フイルム
キヤリアの場合表面にSnメツキを施したインナ
ーリードとを熱圧接し、Au・Sn合金により基板
上からバンプを剥離させ、リードに一括転写し、
次に、リードに転写したバンプを半導体素子の
Alパツドに熱圧着し、Au・Al合金で一括接合す
ることにより、半導体素子の電極とリードとを接
続する。
(c) 発明が解決しようとする問題点
ところが、従来の転写バンプによるボンデイン
グ構造の場合、高温雰囲気中で半導体素子のAl
パツドと、Auバンプとの接合面に脆い金属間化
合物が形成され、接続強度が低下する。例えば、
200℃、約100時間で接合強度が1/2にまで低下す
るという問題があつた。
グ構造の場合、高温雰囲気中で半導体素子のAl
パツドと、Auバンプとの接合面に脆い金属間化
合物が形成され、接続強度が低下する。例えば、
200℃、約100時間で接合強度が1/2にまで低下す
るという問題があつた。
この発明は、フイルムキヤリアのインナーリー
ドなど、配線基板に形成した電極の表面にバンプ
を転写し、半導体素子などのチツプ状電子部品の
表面に形成したAlパツドと前記バンプとを熱圧
着して構成したチツプ状電子部品のワイヤレスボ
ンデイング構造において、Alパツドとバンプと
の接合強度を高めたチツプ状電子部品のワイヤレ
スボンデイング構造を提供することを目的として
いる。
ドなど、配線基板に形成した電極の表面にバンプ
を転写し、半導体素子などのチツプ状電子部品の
表面に形成したAlパツドと前記バンプとを熱圧
着して構成したチツプ状電子部品のワイヤレスボ
ンデイング構造において、Alパツドとバンプと
の接合強度を高めたチツプ状電子部品のワイヤレ
スボンデイング構造を提供することを目的として
いる。
(d) 問題点を解決するための手段
この発明のチツプ状電子部品のワイヤレスボン
デイング構造は、配線基板に形成した電極の表面
にバンプを転写し、チツプ状電子部品の表面に形
成したAlパツドと前記バンプとを熱圧着して構
成したチツプ状電子部品のワイヤレスボンデイン
グ構造において、 前記バンプはAlパツドに接合する面をAu以外
の、Alとの金属間化合物の形成速度の遅い金属
材料で構成し、前記配線基板の電極表面に転写さ
れる面を前記電極表面の金属との共融点の低い金
属材料で構成したことを特徴としている。
デイング構造は、配線基板に形成した電極の表面
にバンプを転写し、チツプ状電子部品の表面に形
成したAlパツドと前記バンプとを熱圧着して構
成したチツプ状電子部品のワイヤレスボンデイン
グ構造において、 前記バンプはAlパツドに接合する面をAu以外
の、Alとの金属間化合物の形成速度の遅い金属
材料で構成し、前記配線基板の電極表面に転写さ
れる面を前記電極表面の金属との共融点の低い金
属材料で構成したことを特徴としている。
(e) 作用
この発明のチツプ状電子部品のワイヤレスボン
デイング構造においては、配線基板に構成した電
極表面に転写されるバンプとして、Alバツドに
接合する面をAu以外の、Alとの金属間化合物の
形成速度の遅い金属材料で構成したことにより、
高温雰囲気中でも、チツプ状電子部品のAlパツ
ドとバンプとの結合面に金属間化合物がほとんど
形成されず、接合強度が低下しない。また、バン
プの、配線基板の電極表面に転写される面を配線
基板の電極表面の金属との共融点の低い金属材料
で構成したことにより、配線基板の電極表面に対
して比較的低い温度で容易に転写される。すなわ
ち、上記バンプはチツプ状電子部品のAlパツド
との接合強度を維持するとともに、配線基板の電
極表面に対する転写を容易にしている。
デイング構造においては、配線基板に構成した電
極表面に転写されるバンプとして、Alバツドに
接合する面をAu以外の、Alとの金属間化合物の
形成速度の遅い金属材料で構成したことにより、
高温雰囲気中でも、チツプ状電子部品のAlパツ
ドとバンプとの結合面に金属間化合物がほとんど
形成されず、接合強度が低下しない。また、バン
プの、配線基板の電極表面に転写される面を配線
基板の電極表面の金属との共融点の低い金属材料
で構成したことにより、配線基板の電極表面に対
して比較的低い温度で容易に転写される。すなわ
ち、上記バンプはチツプ状電子部品のAlパツド
との接合強度を維持するとともに、配線基板の電
極表面に対する転写を容易にしている。
(f) 実施例
この発明の実施例は、チツプ状電子部品として
半導体素子を例とし、また、配線基板と配線基板
に形成した電極としてフイルムキヤリアのフイル
ムとインナーリードを例としている。
半導体素子を例とし、また、配線基板と配線基板
に形成した電極としてフイルムキヤリアのフイル
ムとインナーリードを例としている。
第1図は半導体素子のAlパツドとフイルムキ
ヤリアのインナーリードとのボンデイング部分を
表す部分断面図であり、図において1は半導体素
子、2はバンプ、3はフイルムキヤリアのインナ
ーリードをそれぞれ示している。バンプ2の主要
部分21はCuからなり、リード3との転写され
る面にAuのメツキ膜22が形成されている。リ
ード3はCu材31の表面にSnのメツキ膜32が
形成されている。リード3に対してバンプ2が転
写されたことにより、バンプ2の転写面に形成さ
れたAu22とリード3の表面に形成されたSn3
2とのAu・Snの合金接合が行われている。一
方、半導体素子1のAlパツド11とバンプ2と
は、Cu・Alの合金によつて接合されている。
ヤリアのインナーリードとのボンデイング部分を
表す部分断面図であり、図において1は半導体素
子、2はバンプ、3はフイルムキヤリアのインナ
ーリードをそれぞれ示している。バンプ2の主要
部分21はCuからなり、リード3との転写され
る面にAuのメツキ膜22が形成されている。リ
ード3はCu材31の表面にSnのメツキ膜32が
形成されている。リード3に対してバンプ2が転
写されたことにより、バンプ2の転写面に形成さ
れたAu22とリード3の表面に形成されたSn3
2とのAu・Snの合金接合が行われている。一
方、半導体素子1のAlパツド11とバンプ2と
は、Cu・Alの合金によつて接合されている。
このようにAlパツド11に対するバンプの接
合面は、Alとの金属間化合物の形成速度の遅い
Cu21で構成したことにより、高温雰囲気中
(200℃、数100時間)でも接合強度の低下が見ら
れない。また、バンプ2の表面にAuのメツキ膜
22を施したことにより、リード3方面のSnメ
ツキ膜32と比較的低温(約230℃)で容易に接
合が行われ、かつCu21の酸化防止膜としても
作用する。
合面は、Alとの金属間化合物の形成速度の遅い
Cu21で構成したことにより、高温雰囲気中
(200℃、数100時間)でも接合強度の低下が見ら
れない。また、バンプ2の表面にAuのメツキ膜
22を施したことにより、リード3方面のSnメ
ツキ膜32と比較的低温(約230℃)で容易に接
合が行われ、かつCu21の酸化防止膜としても
作用する。
以上に示したフイルムキヤリアのインナーリー
ドに対する半導体素子のボンデイングは次の手順
によつて行うことができる。
ドに対する半導体素子のボンデイングは次の手順
によつて行うことができる。
第3図A〜Dはバンプ形成工程と、リードに対
するバンプの転写工程を表す図であり、第4図は
半導体素子に対するバンプの熱圧着工程を表す図
である。
するバンプの転写工程を表す図であり、第4図は
半導体素子に対するバンプの熱圧着工程を表す図
である。
まず同図Aに示すように、例えば厚さ0.5〜
1.0mmの透明ガラス板41の表面にIn酸化物中
にSnをドーピングしたITOからなる透明導電
膜42を形成し、さらにその表面にフオトレジ
スタ膜を塗布し、フオトリソグラフイによりパ
ターニングを行い、メツキ用マスク43を形成
する。ここで、透明導電膜42はCuメツキを
行うための導電膜として用い、その面積抵抗が
例えば5Ω以下のものを用いる。
1.0mmの透明ガラス板41の表面にIn酸化物中
にSnをドーピングしたITOからなる透明導電
膜42を形成し、さらにその表面にフオトレジ
スタ膜を塗布し、フオトリソグラフイによりパ
ターニングを行い、メツキ用マスク43を形成
する。ここで、透明導電膜42はCuメツキを
行うための導電膜として用い、その面積抵抗が
例えば5Ω以下のものを用いる。
次にこのマスクの開口部にCuを電気メツキ
し、Cuバンプを形成する。その後、Cuバンプ
の表面にAuを電気メツキする。このとき、形
成されるバンプの高断面形状を第2図に示す。
第2図においてバンプのさをa、幅をb、前記
マスクの開口幅をc、Auのメツキ膜厚をdと
すれば、a=30μm、b=80μm、c=20μm、
d=2〜3μmである。
し、Cuバンプを形成する。その後、Cuバンプ
の表面にAuを電気メツキする。このとき、形
成されるバンプの高断面形状を第2図に示す。
第2図においてバンプのさをa、幅をb、前記
マスクの開口幅をc、Auのメツキ膜厚をdと
すれば、a=30μm、b=80μm、c=20μm、
d=2〜3μmである。
第3図Cに示すようにレジスト膜43を除去
することによつてガラス基板41、透明導電膜
42、バンプ2からなるバンプ基板を形成す
る。
することによつてガラス基板41、透明導電膜
42、バンプ2からなるバンプ基板を形成す
る。
第3図Dに示すように、フイルムキヤリアの
インナーリード3を所定のバンプ2と位置合わ
せを行い、バンプ2をリード3に転写する。こ
こで、リード3の幅(図における奥行き)は
40μm、厚さは35μmであり、表面に0.3〜0.4μ
mのSnメツキが施されている。
インナーリード3を所定のバンプ2と位置合わ
せを行い、バンプ2をリード3に転写する。こ
こで、リード3の幅(図における奥行き)は
40μm、厚さは35μmであり、表面に0.3〜0.4μ
mのSnメツキが施されている。
第4図に示すようにリード3の先端下部に転
写したバンプ2と半導体素子1のAlパツド1
1とを位置合わせし、バンプ2とパツド11と
を熱圧着する。熱圧着条件は、例えば、半導体
素子のプリヒート150℃、ツール温度400〜500
℃、圧力80〜120g/リード、接合時間0.1〜
0.5である。
写したバンプ2と半導体素子1のAlパツド1
1とを位置合わせし、バンプ2とパツド11と
を熱圧着する。熱圧着条件は、例えば、半導体
素子のプリヒート150℃、ツール温度400〜500
℃、圧力80〜120g/リード、接合時間0.1〜
0.5である。
以上のようにしてバンプを形成し、ボンデイン
グを行えば、Anの使用量が極めて少ないため、
低コスト化を図ることができる。
グを行えば、Anの使用量が極めて少ないため、
低コスト化を図ることができる。
実施例では、Alとの金属間化合物の形成速度
の遅い金属材料としてCuを用いたが、その他に
Agなどを用いることも可能である。また、リー
ドの表面をSnのメツキ膜とし、バンプの転写面
をAuのメツキ膜としたが、リード表面にAuや半
田を用いることができ、バンプ表面にSnや半田
を用いることもできる。さらに、実施例はフイル
ムキヤリアのインナーリードに半導体素子をボン
デイングする例であつたが、基板表面に形成され
た電極に対して直接バンプを転写し、このバンプ
とチツプ状電子部品のAlパツドとを熱圧着して
ボンデイングすることも可能である。
の遅い金属材料としてCuを用いたが、その他に
Agなどを用いることも可能である。また、リー
ドの表面をSnのメツキ膜とし、バンプの転写面
をAuのメツキ膜としたが、リード表面にAuや半
田を用いることができ、バンプ表面にSnや半田
を用いることもできる。さらに、実施例はフイル
ムキヤリアのインナーリードに半導体素子をボン
デイングする例であつたが、基板表面に形成され
た電極に対して直接バンプを転写し、このバンプ
とチツプ状電子部品のAlパツドとを熱圧着して
ボンデイングすることも可能である。
(g) 発明の効果
以上のようにこの発明によれば、チツプ状電子
部品のパツドと、バンプとの接合面にAu・Alの
金属間化合物が形成されないため、高温雰囲気中
で接合強度が低下することはない。しかも、バン
プの、配線基板の電極表面に転写される面を配線
基板の電極表面の金属との共融点の低い金属材料
で構成したことにより、比較的低温でバンプの転
写を行うことができ、従来と同様の転写バンプ技
術を用いることができ、生産性が維持できる。
部品のパツドと、バンプとの接合面にAu・Alの
金属間化合物が形成されないため、高温雰囲気中
で接合強度が低下することはない。しかも、バン
プの、配線基板の電極表面に転写される面を配線
基板の電極表面の金属との共融点の低い金属材料
で構成したことにより、比較的低温でバンプの転
写を行うことができ、従来と同様の転写バンプ技
術を用いることができ、生産性が維持できる。
第1図はこの発明の実施例であるチツプ状電子
部品のワイヤレスボンデイング構造を表す部分断
面図、第2図は同ボンデイング構造に用いられる
バンプの形状を表す断面図、第3図A〜Dは上記
実施例で用いられるバンプの形成工程と転写工程
を表す図、第4図は半導体素子に対するバンプの
熱圧着工程を表す図である。 1……半導体素子、2……バンプ、3……フイ
ルムキヤリアのインナーリード、11……Alパ
ツド、21……Cu、22……Auメツキ膜、31
……Cu、32……Snメツキ膜。
部品のワイヤレスボンデイング構造を表す部分断
面図、第2図は同ボンデイング構造に用いられる
バンプの形状を表す断面図、第3図A〜Dは上記
実施例で用いられるバンプの形成工程と転写工程
を表す図、第4図は半導体素子に対するバンプの
熱圧着工程を表す図である。 1……半導体素子、2……バンプ、3……フイ
ルムキヤリアのインナーリード、11……Alパ
ツド、21……Cu、22……Auメツキ膜、31
……Cu、32……Snメツキ膜。
Claims (1)
- 【特許請求の範囲】 1 配線基板に形成した電極の表面にバンプを転
写し、チツプ状電子部品の表面に形成したAlパ
ツドと前記バンプとを熱圧着して構成したチツプ
状電子部品のワイヤレスボンデイング構造におい
て、 前記バンプはAlパツドに接合する面をAu以外
の、Alとの金属間化合物の形成速度の遅い金属
材料で構成し、前記配線基板の電極表面に転写さ
れる面を前記電極表面の金属との共融点の低い金
属材料で構成したことを特徴とするチツプ状電子
部品のワイヤレスボンデイング構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22737687A JPS6469022A (en) | 1987-09-10 | 1987-09-10 | Wireless bonding structure of chip-shaped electronic part |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22737687A JPS6469022A (en) | 1987-09-10 | 1987-09-10 | Wireless bonding structure of chip-shaped electronic part |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6469022A JPS6469022A (en) | 1989-03-15 |
JPH054818B2 true JPH054818B2 (ja) | 1993-01-20 |
Family
ID=16859839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22737687A Granted JPS6469022A (en) | 1987-09-10 | 1987-09-10 | Wireless bonding structure of chip-shaped electronic part |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6469022A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0714105B2 (ja) * | 1986-05-19 | 1995-02-15 | 日本電装株式会社 | 混成集積回路基板及びその製造方法 |
JP2012228871A (ja) * | 2011-04-13 | 2012-11-22 | Rohm Co Ltd | サーマルヘッドおよびサーマルヘッドの製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57152147A (en) * | 1981-03-16 | 1982-09-20 | Matsushita Electric Ind Co Ltd | Formation of metal projection on metal lead |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6458866A (en) * | 1987-08-28 | 1989-03-06 | Nippon Steel Corp | Rodless cylinder |
-
1987
- 1987-09-10 JP JP22737687A patent/JPS6469022A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57152147A (en) * | 1981-03-16 | 1982-09-20 | Matsushita Electric Ind Co Ltd | Formation of metal projection on metal lead |
Also Published As
Publication number | Publication date |
---|---|
JPS6469022A (en) | 1989-03-15 |
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