JPH0547809A - 半導体素子のダイボンド方法 - Google Patents
半導体素子のダイボンド方法Info
- Publication number
- JPH0547809A JPH0547809A JP19767291A JP19767291A JPH0547809A JP H0547809 A JPH0547809 A JP H0547809A JP 19767291 A JP19767291 A JP 19767291A JP 19767291 A JP19767291 A JP 19767291A JP H0547809 A JPH0547809 A JP H0547809A
- Authority
- JP
- Japan
- Prior art keywords
- via hole
- fine powder
- die
- solder
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 バイアホールのクラックを防止し、信頼性・
歩留りを向上させた半導体素子のダイボンド方法を得
る。 【構成】 微小粉体6を樹脂7で被覆し、これをGaA
s基板2に形成されたバイアホール4に充填して加熱
し、微小粉体6をバイアホール4内に固着し、これをパ
ッケージ10にソルダ11を用いてダイボンドすること
を特徴とし、ダイボンドにおけるソルダ11のバイアホ
ール4内への浸入が防止され、製造歩留りおよび信頼性
が向上する。
歩留りを向上させた半導体素子のダイボンド方法を得
る。 【構成】 微小粉体6を樹脂7で被覆し、これをGaA
s基板2に形成されたバイアホール4に充填して加熱
し、微小粉体6をバイアホール4内に固着し、これをパ
ッケージ10にソルダ11を用いてダイボンドすること
を特徴とし、ダイボンドにおけるソルダ11のバイアホ
ール4内への浸入が防止され、製造歩留りおよび信頼性
が向上する。
Description
【0001】
【産業上の利用分野】本発明は、バイアホールにソルダ
が浸入するのを防止するようにしたバイアホールを備え
た半導体素子のダイボンド方法に関するものである。
が浸入するのを防止するようにしたバイアホールを備え
た半導体素子のダイボンド方法に関するものである。
【0002】
【従来の技術】図5はバイアホールを有する半導体素子
1の断面図であり、この図において、2はGaAs等の
基板、3は上部電極、4はバイアホール、5は表面メッ
キ層である。図6はパッケージ10上にソルダ11を塗
布した状態を示す断面図である。図7は、図5の半導体
素子1を、図6のパッケージ10上にダイボンドした後
のバイアホール4を備えた半導体素子1の断面図であ
る。
1の断面図であり、この図において、2はGaAs等の
基板、3は上部電極、4はバイアホール、5は表面メッ
キ層である。図6はパッケージ10上にソルダ11を塗
布した状態を示す断面図である。図7は、図5の半導体
素子1を、図6のパッケージ10上にダイボンドした後
のバイアホール4を備えた半導体素子1の断面図であ
る。
【0003】上記のダイボンドは、パッケージ10を高
温プレート(図示せず)上におき、ソルダ11をパッケ
ージ10上に塗布し、中空のバイアホール4を備えた半
導体素子1をパッケージ10に接着する。
温プレート(図示せず)上におき、ソルダ11をパッケ
ージ10上に塗布し、中空のバイアホール4を備えた半
導体素子1をパッケージ10に接着する。
【0004】
【発明が解決しようとする課題】従来のダイボンド方法
は、以上のように行われているので、中空のバイアホー
ル4にソルダ11が浸入することを防ぐことができず、
凝固したソルダ11による応力によって、特定の結晶方
向にクラックが発生する問題点があった。
は、以上のように行われているので、中空のバイアホー
ル4にソルダ11が浸入することを防ぐことができず、
凝固したソルダ11による応力によって、特定の結晶方
向にクラックが発生する問題点があった。
【0005】本発明は、上記のような問題点を解消する
ためになされたもので、クラックの発生が防止できる半
導体素子のダイボンド方法を得ることを目的とする。
ためになされたもので、クラックの発生が防止できる半
導体素子のダイボンド方法を得ることを目的とする。
【0006】
【課題を解決するための手段】本発明に係る半導体素子
のダイボンド方法は、中空のバイアホールを微小粉体で
充填し、ソルダのバイアホールへの浸入を防ぐものであ
る。微小粉体としては、シリコン,ガラス,酸化チタ
ン,酸化鉄などの少なくとも1種からなり、3〜100
μmの粒径のものを用いる。
のダイボンド方法は、中空のバイアホールを微小粉体で
充填し、ソルダのバイアホールへの浸入を防ぐものであ
る。微小粉体としては、シリコン,ガラス,酸化チタ
ン,酸化鉄などの少なくとも1種からなり、3〜100
μmの粒径のものを用いる。
【0007】
【作用】本発明においては、バイアホールに充填された
微小粉体によりバイアホール内にソルダが浸入すること
がなくなる。
微小粉体によりバイアホール内にソルダが浸入すること
がなくなる。
【0008】
【実施例】図1は本発明の一実施例を示すバイアホール
を有する半導体素子の断面図である。この図において、
1〜5は図5〜図7と同じものであり、6は前記中空の
バイアホール4内に充填された3〜100μmの微小粉
体、7は樹脂である。図2は本発明に基づく半導体素子
1をパッケージ10上にソルダ11を用いてダイボンド
した様子を示す断面図である。バイアホール4は、径が
300μm、深さが150μm程度であるので、微小粉
体6の粒径は3〜100μm程度が良い。
を有する半導体素子の断面図である。この図において、
1〜5は図5〜図7と同じものであり、6は前記中空の
バイアホール4内に充填された3〜100μmの微小粉
体、7は樹脂である。図2は本発明に基づく半導体素子
1をパッケージ10上にソルダ11を用いてダイボンド
した様子を示す断面図である。バイアホール4は、径が
300μm、深さが150μm程度であるので、微小粉
体6の粒径は3〜100μm程度が良い。
【0009】微小粉体6で充填されたバイアホール4の
形成方法は、図3に示すように、樹脂7を被覆した微小
粉体6を図4(a)に示すように充填し、これを加熱し
て樹脂7により微小粉体6を図4(b)に示すようにバ
イアホール4に接着し、固着させる。このように、微小
粉体6を充填したバイアホール4を従来例と同様にダイ
ボンドを行うと、図2に示すように、バイアホール4に
微小粉体6が充填されているので、ダイボンド工程にお
けるソルダ11の浸入を防ぐことができる。
形成方法は、図3に示すように、樹脂7を被覆した微小
粉体6を図4(a)に示すように充填し、これを加熱し
て樹脂7により微小粉体6を図4(b)に示すようにバ
イアホール4に接着し、固着させる。このように、微小
粉体6を充填したバイアホール4を従来例と同様にダイ
ボンドを行うと、図2に示すように、バイアホール4に
微小粉体6が充填されているので、ダイボンド工程にお
けるソルダ11の浸入を防ぐことができる。
【0010】また、微小粉体6の材料としては、熱膨張
係数がGaAsと同等で、基板2に熱応力でクラックが
入らない材料、例えばシリコン,ガラス,酸化チタン,
酸化鉄などを用いることができる。また、微小粉体6の
バイアホール4内への接着は樹脂7のみでなく、シリコ
ーングリース等他の接着剤を用いることもできる。
係数がGaAsと同等で、基板2に熱応力でクラックが
入らない材料、例えばシリコン,ガラス,酸化チタン,
酸化鉄などを用いることができる。また、微小粉体6の
バイアホール4内への接着は樹脂7のみでなく、シリコ
ーングリース等他の接着剤を用いることもできる。
【0011】
【発明の効果】以上説明したように、本発明によれば、
基板に形成したバイアホールに微小粉体を充填した後、
ソルダによりパッケージにダイボンドするので、ソルダ
がバイアホールに浸入することはなく、したがって、ソ
ルダによる応力の発生がなく、クラックの発生が防止で
き、信頼性・歩留りの向上が可能となる。
基板に形成したバイアホールに微小粉体を充填した後、
ソルダによりパッケージにダイボンドするので、ソルダ
がバイアホールに浸入することはなく、したがって、ソ
ルダによる応力の発生がなく、クラックの発生が防止で
き、信頼性・歩留りの向上が可能となる。
【図1】本発明の一実施例のバイアホールを有する半導
体素子の断面図である。
体素子の断面図である。
【図2】本発明の一実施例のバイアホールを備えたダイ
ボンド後の断面図である。
ボンド後の断面図である。
【図3】本発明における微小粉体の一例を示す断面図で
ある。
ある。
【図4】本発明の微小粉体の充填方法を示す断面図であ
る。
る。
【図5】従来のバイアホールを有する半導体素子の断面
図である。
図である。
【図6】従来のソルダを塗布したパッケージの断面図で
ある。
ある。
【図7】従来のバイアホールを有する半導体素子のダイ
ボンド後の様子を示す断面図である。
ボンド後の様子を示す断面図である。
1 半導体素子 2 基板 3 上部電極 4 バイアホール 5 表面メッキ層 6 微小粉体 7 樹脂 10 パッケージ 11 ソルダ
Claims (2)
- 【請求項1】半導体素子を構成する基板に形成されたバ
イアホールに、微小粉体を充填し、この基板をパッケー
ジにソルダによりダイボンドすることを特徴とする半導
体素子のダイボンド方法。 - 【請求項2】微小粉体は、シリコン,ガラス,酸化チタ
ン,酸化鉄などの少なくとも1種からなり、3〜100
μmの粒径を有することを特徴とする請求項1に記載の
半導体素子のダイボンド方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19767291A JPH0547809A (ja) | 1991-08-07 | 1991-08-07 | 半導体素子のダイボンド方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19767291A JPH0547809A (ja) | 1991-08-07 | 1991-08-07 | 半導体素子のダイボンド方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0547809A true JPH0547809A (ja) | 1993-02-26 |
Family
ID=16378419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19767291A Pending JPH0547809A (ja) | 1991-08-07 | 1991-08-07 | 半導体素子のダイボンド方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0547809A (ja) |
-
1991
- 1991-08-07 JP JP19767291A patent/JPH0547809A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4772935A (en) | Die bonding process | |
JP3233535B2 (ja) | 半導体装置及びその製造方法 | |
US4545840A (en) | Process for controlling thickness of die attach adhesive | |
JPH0222540B2 (ja) | ||
JP2000022052A (ja) | 半導体装置及びその製造方法 | |
EP0119691A2 (en) | Bonding semiconductive bodies | |
JP2943764B2 (ja) | フリップチップ実装型半導体素子の樹脂封止構造 | |
EP0090566B1 (en) | Semiconductor device package | |
JPH0340939B2 (ja) | ||
US3785892A (en) | Method of forming metallization backing for silicon wafer | |
US4592794A (en) | Glass bonding method | |
US3233309A (en) | Method of producing electrically asymmetrical semiconductor device of symmetrical mechanical design | |
JPH0547809A (ja) | 半導体素子のダイボンド方法 | |
CA1244147A (en) | Die bonding process | |
JPH0653271A (ja) | 半導体装置のワイヤーボンディング方法 | |
JPH03108361A (ja) | 半導体集積回路装置 | |
JP2504465B2 (ja) | 半導体装置 | |
KR100192226B1 (ko) | 반도체 패키지 제조방법 | |
JP2522165B2 (ja) | 半導体装置 | |
JPH09237863A (ja) | 半導体リードフレーム及び半導体パッケージ方法 | |
JPS60170246A (ja) | 半導体装置及びその製造方法 | |
JPH0136705B2 (ja) | ||
JPH07176557A (ja) | 半導体装置 | |
JPH0527979B2 (ja) | ||
JPS6016432A (ja) | 半導体装置 |