JPH0541492A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0541492A JPH0541492A JP3197579A JP19757991A JPH0541492A JP H0541492 A JPH0541492 A JP H0541492A JP 3197579 A JP3197579 A JP 3197579A JP 19757991 A JP19757991 A JP 19757991A JP H0541492 A JPH0541492 A JP H0541492A
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- JP
- Japan
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- silicon
- type
- buried channel
- gate
- film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【構成】Ｎ型ウェル３表面に、分子線エピタキシャル成
長によりＰ型シリコン膜１１を形成し、この表層を酸化
してゲート酸化膜５ａを形成し、残りの下層を埋込みチ
ャネル層にする。 【効果】イオン注入で埋込みチャネルを形成する場合よ
りも、埋込みチャネル層の深さを浅くでき、その不純物
プロファイルを急峻にでき、深さの制御性も良くなるの
で、ショート・チャネル効果を抑制でき、そのばらつき
も小さくできる。このためゲート長を短かくすること、
及びスレッショルド電圧を低くすることができるので、
ＭＯＳＦＥＴの集積化と高速化が可能となる。
長によりＰ型シリコン膜１１を形成し、この表層を酸化
してゲート酸化膜５ａを形成し、残りの下層を埋込みチ
ャネル層にする。 【効果】イオン注入で埋込みチャネルを形成する場合よ
りも、埋込みチャネル層の深さを浅くでき、その不純物
プロファイルを急峻にでき、深さの制御性も良くなるの
で、ショート・チャネル効果を抑制でき、そのばらつき
も小さくできる。このためゲート長を短かくすること、
及びスレッショルド電圧を低くすることができるので、
ＭＯＳＦＥＴの集積化と高速化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳＦＥＴの製造方法に関する。
関し、特にＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴの標準的な製造方法
の例を、図３を用いて説明する。この例は、Ｐ型シリコ
ン基板１の表面にＰ型ウェル２及びＮ型ウェル３を形成
する工程と、素子分離用の選択酸化膜４とゲート酸化膜
５を形成して図３（ａ）に示す構造を得る工程と、図３
（ｂ）に示す様にＰチャネルＭＯＳＦＥＴ用のチャネル
ドープ領域１７にフォト・レジスト６をマスクとしてス
トショルド電圧を調整するためのイオン注入を行う工程
と、ＮチャネルＭＯＳＦＥＴ用のチャネルドープ領域１
６に同様のイオン注入を行う工程と、ゲート電極７を形
成する工程と、自己整合的なイオン注入と不純物活性化
のための熱処理を行ってＮ型ソース・ドレイン８及びＰ
型ソース・ドレイン９を形成し、図３（ｃ）に示す構造
を得る工程を有している。
の例を、図３を用いて説明する。この例は、Ｐ型シリコ
ン基板１の表面にＰ型ウェル２及びＮ型ウェル３を形成
する工程と、素子分離用の選択酸化膜４とゲート酸化膜
５を形成して図３（ａ）に示す構造を得る工程と、図３
（ｂ）に示す様にＰチャネルＭＯＳＦＥＴ用のチャネル
ドープ領域１７にフォト・レジスト６をマスクとしてス
トショルド電圧を調整するためのイオン注入を行う工程
と、ＮチャネルＭＯＳＦＥＴ用のチャネルドープ領域１
６に同様のイオン注入を行う工程と、ゲート電極７を形
成する工程と、自己整合的なイオン注入と不純物活性化
のための熱処理を行ってＮ型ソース・ドレイン８及びＰ
型ソース・ドレイン９を形成し、図３（ｃ）に示す構造
を得る工程を有している。
【０００３】
【発明が解決しようとする課題】従来ＭＯＳＩＣに於い
ては集積化，高速化を達成するために素子の微細化を進
めてきた。ＭＯＳＦＥＴの微細化では、ゲート長の短縮
が最も重要である。しかしゲート長を短かくするとソー
ス，ドレイン間のパンチスルーが生じ易くなる。このパ
ンチスルーの耐圧を保つためにウェルの不純物濃度を高
くしなければならないが、そうするとスレッショルド電
圧が高くなりＭＯＳＦＥＴの相互コンダクタンスが低下
するためＩＣの動作速度も低下してしまう。そこで従来
技術では、ウェルの不純物濃度は高くしておいて、ウェ
ルの導電型と反対の導電型の不純物のイオン注入を行
い、ウェルの表面のみ不純物濃度を下げて所望のスレッ
ショルド電圧を得、ゲート長の短縮と相互コンダクタン
スの低下防止を両立させてきた。
ては集積化，高速化を達成するために素子の微細化を進
めてきた。ＭＯＳＦＥＴの微細化では、ゲート長の短縮
が最も重要である。しかしゲート長を短かくするとソー
ス，ドレイン間のパンチスルーが生じ易くなる。このパ
ンチスルーの耐圧を保つためにウェルの不純物濃度を高
くしなければならないが、そうするとスレッショルド電
圧が高くなりＭＯＳＦＥＴの相互コンダクタンスが低下
するためＩＣの動作速度も低下してしまう。そこで従来
技術では、ウェルの不純物濃度は高くしておいて、ウェ
ルの導電型と反対の導電型の不純物のイオン注入を行
い、ウェルの表面のみ不純物濃度を下げて所望のスレッ
ショルド電圧を得、ゲート長の短縮と相互コンダクタン
スの低下防止を両立させてきた。
【０００４】ところで、イオン注入で不純物を導入する
方法では不純物プロファイルの深さ方向の精密なコント
ロールが難しく、また急峻な不純物プロファイルを得る
ことが困難である。このことは、従来最も一般的に採用
されてきた、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭ
ＯＳＦＥＴ共にゲート電極をＮ型の多結晶シリコン形成
した構造では大きな問題となる。ゲート電極がＮ型の多
結晶シリコンの場合、ＰチャネルのＭＯＳＦＥＴではゲ
ート電極とＮ型ウェルのフェルミ・レベルがほぼ等しく
なるので、通常設定される０．７Ｖ前後のスレッショル
ド電圧を得るためには、Ｎ型ウェル表面の不純物濃度を
下げるためのボロンのイオン注入量を大きくしなければ
ならない。そして、ゲート長が２μｍを割るレベルにな
ると、ボロンのイオン注入量が更に大きいためＮ型ウェ
ルの表面は弱いＰ型へ反転した、いわゆる埋込チャネル
構造になってしまう。埋込チャネル構造をイオン注入で
形成する場合、前述の通り、イオン注入では不純物プロ
ファイルの深さ方向の精密なコントロールが難しく、ま
た急峻な不純物プロファイルを得ることが困難であるた
め、埋込チャネル領域の深さが深くしかもばらつきが大
きくなってしまう。埋込チャネル領域の深さが深いと、
ドレインの電界の影響を受け易く、いわゆるショート・
チャネル効果が顕著になる問題があった。また埋込チャ
ネル領域の深さのばらつきはそのままＭＯＳＦＥＴのシ
ョート・チャネル効果のばらつきとして現われる問題が
あった。
方法では不純物プロファイルの深さ方向の精密なコント
ロールが難しく、また急峻な不純物プロファイルを得る
ことが困難である。このことは、従来最も一般的に採用
されてきた、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭ
ＯＳＦＥＴ共にゲート電極をＮ型の多結晶シリコン形成
した構造では大きな問題となる。ゲート電極がＮ型の多
結晶シリコンの場合、ＰチャネルのＭＯＳＦＥＴではゲ
ート電極とＮ型ウェルのフェルミ・レベルがほぼ等しく
なるので、通常設定される０．７Ｖ前後のスレッショル
ド電圧を得るためには、Ｎ型ウェル表面の不純物濃度を
下げるためのボロンのイオン注入量を大きくしなければ
ならない。そして、ゲート長が２μｍを割るレベルにな
ると、ボロンのイオン注入量が更に大きいためＮ型ウェ
ルの表面は弱いＰ型へ反転した、いわゆる埋込チャネル
構造になってしまう。埋込チャネル構造をイオン注入で
形成する場合、前述の通り、イオン注入では不純物プロ
ファイルの深さ方向の精密なコントロールが難しく、ま
た急峻な不純物プロファイルを得ることが困難であるた
め、埋込チャネル領域の深さが深くしかもばらつきが大
きくなってしまう。埋込チャネル領域の深さが深いと、
ドレインの電界の影響を受け易く、いわゆるショート・
チャネル効果が顕著になる問題があった。また埋込チャ
ネル領域の深さのばらつきはそのままＭＯＳＦＥＴのシ
ョート・チャネル効果のばらつきとして現われる問題が
あった。
【０００５】上記の問題の対策として、ゲート電極をＮ
型の多結晶シリコンから高融点金属のタングステンへ変
える方法がある。タングステンは仕事関数が４．５ｅＶ
であるからそのフェルミ・レベルはシリコンのバンド・
ギャップのほぼ中央に位置する。このため、Ｐチャネル
ＭＯＳＦＥＴのボロンのイオン注入量を小さくすること
ができ、埋込チャネル領域の深さを浅くすることができ
るので、ショートチャネル効果を全体として緩和するこ
とができる。しかし、この場合も、イオン注入による不
純物プロファイルの深さ方向のコントロールが難しいた
め、ショート・チャネル効果のばらつきが改善できない
という問題があった。
型の多結晶シリコンから高融点金属のタングステンへ変
える方法がある。タングステンは仕事関数が４．５ｅＶ
であるからそのフェルミ・レベルはシリコンのバンド・
ギャップのほぼ中央に位置する。このため、Ｐチャネル
ＭＯＳＦＥＴのボロンのイオン注入量を小さくすること
ができ、埋込チャネル領域の深さを浅くすることができ
るので、ショートチャネル効果を全体として緩和するこ
とができる。しかし、この場合も、イオン注入による不
純物プロファイルの深さ方向のコントロールが難しいた
め、ショート・チャネル効果のばらつきが改善できない
という問題があった。
【０００６】
【課題を解決するための手段】本発明のＭＯＳＦＥＴの
製造方法は、一導電型半導体基板上に一導電型あるいは
逆導電型のウェルを形成する工程と、半導体基板表面に
選択的にシリコン酸化膜を形成する工程と、トランジス
タ形成領域の少なくとも一部において半導体基板を露出
させる工程と、分子線エピタキシャル成長により半導体
基板全面に膜厚を有し導電型不純物を含むシリコン膜を
形成する工程と、このシリコン膜の表面のみを酸化して
ゲート酸化膜を形成する工程と、ゲート電極を形成する
工程と、ゲート電極下以外の前記シリコン膜を除去する
工程と、を有している。
製造方法は、一導電型半導体基板上に一導電型あるいは
逆導電型のウェルを形成する工程と、半導体基板表面に
選択的にシリコン酸化膜を形成する工程と、トランジス
タ形成領域の少なくとも一部において半導体基板を露出
させる工程と、分子線エピタキシャル成長により半導体
基板全面に膜厚を有し導電型不純物を含むシリコン膜を
形成する工程と、このシリコン膜の表面のみを酸化して
ゲート酸化膜を形成する工程と、ゲート電極を形成する
工程と、ゲート電極下以外の前記シリコン膜を除去する
工程と、を有している。
【０００７】
【実施例】図１は、本発明の第１の実施例を示す工程断
面図である。
面図である。
【０００８】Ｐ型シリコン基板１にＮチャネルＭＯＳＦ
ＥＴ用のＰ型ウェル２とＰチャネルＭＯＳＦＥＴ用のＮ
型ウェル３を形成する。更に、シリコン基板１表面に素
子分離用の選択酸化膜４と５０ｎｍ程度の薄いシリコン
酸化膜１０を形成した後、Ｎ型ウェル表面のみこの薄い
シリコン酸化膜を除去してシリコン基板表面を露出させ
る。次に、分子線エピタキシャル成長によりシリコン基
板全面に１０ｎｍから３００ｎｍ程度の膜厚のボロンを
ドープしたＰ型シリコン膜１１を形成して、図１（ａ）
に示す構造を得る。この際、形成されたＰ型シリコン膜
１１は、露出したシリコン基板１上ではエピタキシャル
成長してシリコン基板と同様の単結晶になっており、他
のシリコン酸化膜上ではアモルファスあるいは多結晶の
シリコン膜になっている。
ＥＴ用のＰ型ウェル２とＰチャネルＭＯＳＦＥＴ用のＮ
型ウェル３を形成する。更に、シリコン基板１表面に素
子分離用の選択酸化膜４と５０ｎｍ程度の薄いシリコン
酸化膜１０を形成した後、Ｎ型ウェル表面のみこの薄い
シリコン酸化膜を除去してシリコン基板表面を露出させ
る。次に、分子線エピタキシャル成長によりシリコン基
板全面に１０ｎｍから３００ｎｍ程度の膜厚のボロンを
ドープしたＰ型シリコン膜１１を形成して、図１（ａ）
に示す構造を得る。この際、形成されたＰ型シリコン膜
１１は、露出したシリコン基板１上ではエピタキシャル
成長してシリコン基板と同様の単結晶になっており、他
のシリコン酸化膜上ではアモルファスあるいは多結晶の
シリコン膜になっている。
【０００９】次に、シリコン基板１全面に形成したＰ型
シリコン膜１１のうち、Ｎ型ウェル３上以外の部分を全
て除去する。更に、Ｐ型ウェル２上の薄いシリコン酸化
膜１０を一度除去した後、全面を７５０℃前後の低温で
酸化して膜厚が６ｎｍから３０ｎｍ程度のゲート酸化膜
５，５ａを形成する。このとき、Ｎ型ウェル３上のシリ
コン膜１１は表層のみが酸化されて、下層のシリコン膜
１２が残る様にシリコン膜厚とゲート酸化膜厚を設定す
る。シリコン膜１２は、シリコン膜１１に比較してボロ
ンの濃度が低下する。こうして図１（ｂ）に示す構造を
得る。
シリコン膜１１のうち、Ｎ型ウェル３上以外の部分を全
て除去する。更に、Ｐ型ウェル２上の薄いシリコン酸化
膜１０を一度除去した後、全面を７５０℃前後の低温で
酸化して膜厚が６ｎｍから３０ｎｍ程度のゲート酸化膜
５，５ａを形成する。このとき、Ｎ型ウェル３上のシリ
コン膜１１は表層のみが酸化されて、下層のシリコン膜
１２が残る様にシリコン膜厚とゲート酸化膜厚を設定す
る。シリコン膜１２は、シリコン膜１１に比較してボロ
ンの濃度が低下する。こうして図１（ｂ）に示す構造を
得る。
【００１０】次に、図示しないが、Ｐウェル部のみＮチ
ャネルＭＯＳＦＥＴ用のスレッショルド電圧調整のため
のイオン注入を行う。次にＮ型多結晶シリコンゲート電
極１３を形成し、その後このゲート電極１３下以外のゲ
ート酸化膜５，５ａを全て除去して、図１（ｃ）に示す
構造を得る。
ャネルＭＯＳＦＥＴ用のスレッショルド電圧調整のため
のイオン注入を行う。次にＮ型多結晶シリコンゲート電
極１３を形成し、その後このゲート電極１３下以外のゲ
ート酸化膜５，５ａを全て除去して、図１（ｃ）に示す
構造を得る。
【００１１】次に、酸化を行ってゲート電極１３の露出
表面並びにシリコン膜１２を全てシリコン酸化膜１４に
変えた後、自己整合的なイオン注入トラピッド・サーマ
ル・アニール（ＲＴＡ）によりＮ型ソース・ドレイン８
とＰ型ソース・ドレイン９を形成して、図１（ｄ）に示
す構造を得る。ゲート電極直下に残ったシリコン膜１２
ａは、ＰチャネルＭＯＳＦＥＴの埋込チャネル層とな
る。
表面並びにシリコン膜１２を全てシリコン酸化膜１４に
変えた後、自己整合的なイオン注入トラピッド・サーマ
ル・アニール（ＲＴＡ）によりＮ型ソース・ドレイン８
とＰ型ソース・ドレイン９を形成して、図１（ｄ）に示
す構造を得る。ゲート電極直下に残ったシリコン膜１２
ａは、ＰチャネルＭＯＳＦＥＴの埋込チャネル層とな
る。
【００１２】本実施例では、ＮチャネルＭＯＳＦＥＴ，
ＰチャネルＭＯＳＦＥＴ共Ｎ型多結晶シリコンをゲート
電極として用いているので、ＰチャネルＭＯＳＦＥＴが
埋込チャネル構造になっている。しかし、埋込チャネル
の形成を、成長温度が６５０℃程度の分子線エピタキシ
ャル成長で行っているので、従来のイオン注入による形
成方法と比較して、埋込チャネル領域の深さが浅く不純
物プロファイルが急峻であり、しかも深さの制御性が向
上している。また、ゲート酸化は７５０℃の前後の低温
であり、ソース・ドレイン拡散領域の活性化はＲＴＡで
行っているので、埋込チャネル領域の不純物プロファイ
ルの変動が小さく、最終的にイオン注入に較べて極く浅
い埋込みチャネル層が得られる。
ＰチャネルＭＯＳＦＥＴ共Ｎ型多結晶シリコンをゲート
電極として用いているので、ＰチャネルＭＯＳＦＥＴが
埋込チャネル構造になっている。しかし、埋込チャネル
の形成を、成長温度が６５０℃程度の分子線エピタキシ
ャル成長で行っているので、従来のイオン注入による形
成方法と比較して、埋込チャネル領域の深さが浅く不純
物プロファイルが急峻であり、しかも深さの制御性が向
上している。また、ゲート酸化は７５０℃の前後の低温
であり、ソース・ドレイン拡散領域の活性化はＲＴＡで
行っているので、埋込チャネル領域の不純物プロファイ
ルの変動が小さく、最終的にイオン注入に較べて極く浅
い埋込みチャネル層が得られる。
【００１３】このため、従来に較べてショート・チャネ
ル効果が大幅に抑制されてゲート長の短縮とスレッショ
ルド電圧の低電圧化が可能になり、ＭＯＳＦＥＴの集積
化と高速化が達成できる。
ル効果が大幅に抑制されてゲート長の短縮とスレッショ
ルド電圧の低電圧化が可能になり、ＭＯＳＦＥＴの集積
化と高速化が達成できる。
【００１４】図２は、本発明の第２の実施例を示す工程
断面図である。
断面図である。
【００１５】Ｐ型シリコン基板１にＰ型ウェル２とＮ型
ウェル３及び選択酸化膜４を形成した後、両ウェル領域
のシリコン基板１表面を露出させ、分子線エピタキシャ
ル成長によりシリコン基板全面に膜厚が１０ｎｍ〜３０
０ｎｍ程度のボロンをドープしたＰ型シリコン膜１１を
形成して、図２（ａ）に示す構造を得る。
ウェル３及び選択酸化膜４を形成した後、両ウェル領域
のシリコン基板１表面を露出させ、分子線エピタキシャ
ル成長によりシリコン基板全面に膜厚が１０ｎｍ〜３０
０ｎｍ程度のボロンをドープしたＰ型シリコン膜１１を
形成して、図２（ａ）に示す構造を得る。
【００１６】次に、７５０℃前後の低温で酸化を行い、
Ｐ型シリコン膜１１の表層のみ酸化して膜厚が６ｎｍか
ら３０ｎｍ程度のゲート酸化膜５ａを形成する。このと
き、ゲート酸化膜５ａの下には、下層のシリコン膜１２
が残る様にシリコン膜厚とゲート酸化膜を設定する。こ
うして図２（ｂ）に示す構造を得る。
Ｐ型シリコン膜１１の表層のみ酸化して膜厚が６ｎｍか
ら３０ｎｍ程度のゲート酸化膜５ａを形成する。このと
き、ゲート酸化膜５ａの下には、下層のシリコン膜１２
が残る様にシリコン膜厚とゲート酸化膜を設定する。こ
うして図２（ｂ）に示す構造を得る。
【００１７】次に、図示しないが、Ｐ型ウェル２のみＮ
チャネルＭＯＳＦＥＴ用のスレッショルド電圧調整のた
め、砒素のイオン注入を行う。次にタングステンゲート
電極１５を形成し、その後このゲート電極１５下以外の
ゲート酸化膜５ａを全て除去して、図２（ｃ）に示す構
造を得る。後は酸化を行って、ゲート電極１５下以外の
シリコン膜１２を全てシリコン酸化膜１４に変えた後、
自己整合的なイオン注入とＲＴＡを行い、図２（ｄ）に
示す構造を得る。
チャネルＭＯＳＦＥＴ用のスレッショルド電圧調整のた
め、砒素のイオン注入を行う。次にタングステンゲート
電極１５を形成し、その後このゲート電極１５下以外の
ゲート酸化膜５ａを全て除去して、図２（ｃ）に示す構
造を得る。後は酸化を行って、ゲート電極１５下以外の
シリコン膜１２を全てシリコン酸化膜１４に変えた後、
自己整合的なイオン注入とＲＴＡを行い、図２（ｄ）に
示す構造を得る。
【００１８】本実施例は、ゲート電極としてタングステ
ンを用いているので、元々Ｎ型多結晶シリコンの場合よ
りも埋込みチャネルは浅くできる。加えて、本発明の分
子線エピタキシャル成長による埋込みチャネル形成を適
用することにより、更に埋込みチャネルの深さが浅くな
ってショート・チャネル効果が抑えられ、一層ゲート長
の短縮とスレッショルド電圧の低電圧化が可能になり、
ＭＯＳＦＥＴの集積化と高速化が可能になる。
ンを用いているので、元々Ｎ型多結晶シリコンの場合よ
りも埋込みチャネルは浅くできる。加えて、本発明の分
子線エピタキシャル成長による埋込みチャネル形成を適
用することにより、更に埋込みチャネルの深さが浅くな
ってショート・チャネル効果が抑えられ、一層ゲート長
の短縮とスレッショルド電圧の低電圧化が可能になり、
ＭＯＳＦＥＴの集積化と高速化が可能になる。
【００１９】
【発明の効果】以上説明したように本発明は、埋込みチ
ャネル構造のＭＯＳＦＥＴの埋込みチャネル領域を分子
線エピタキシャル成長で形成するので、従来のイオン注
入による形成方法に比較して、埋込みチャネル領域の深
さが浅く、その不純物プロファイルが急峻であり、しか
も深さの制御性が良いので、ショート・チャネル効果を
抑制でき、そのばらつきも小さくできる。このため、ゲ
ート長をより短かくでき、またスレッショルド電圧を低
電圧化することができ、ＭＯＳＦＥＴの集積化と高速化
が可能になるという効果を有する。
ャネル構造のＭＯＳＦＥＴの埋込みチャネル領域を分子
線エピタキシャル成長で形成するので、従来のイオン注
入による形成方法に比較して、埋込みチャネル領域の深
さが浅く、その不純物プロファイルが急峻であり、しか
も深さの制御性が良いので、ショート・チャネル効果を
抑制でき、そのばらつきも小さくできる。このため、ゲ
ート長をより短かくでき、またスレッショルド電圧を低
電圧化することができ、ＭＯＳＦＥＴの集積化と高速化
が可能になるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】従来の半導体装置の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
１ Ｐ型シリコン基板 ２ Ｐ型ウェル ３ Ｎ型ウェル ４ 選択酸化膜 ５，５ａ ゲート酸化膜 ６ フォト・レジスト ７ ゲート電極 ８ Ｎ型ソース・ドレイン ９ Ｐ型ソース・ドレイン １０，１４ シリコン酸化膜 １１ Ｐ型シリコン膜 １２，１２ａ シリコン膜 １３ Ｎ型多結晶シリコンゲート電極 １５ タングステンゲート電極 １６ チャネルドープ領域（ＮチャネルＭＯＳＦＥＴ
用） １７ チャネルドープ領域（ＰチャネルＭＯＳＦＥＴ
用）
用） １７ チャネルドープ領域（ＰチャネルＭＯＳＦＥＴ
用）
Claims (1)
- 【請求項１】 一導電型半導体基板に一導電型及び逆導
電型のウェルを形成する工程と、 前記半導体基板表面に選択的にシリコン酸化膜を形成す
る工程と、 トランジスタ形成領域の少なくとも一部において、前記
半導体基板を露出させる工程と、 分子線エピタキシャル成長により前記半導体基板全面に
所定膜厚を有し、導電型不純物を含むシリコン膜を形成
する工程と、 前記シリコン膜の表面を酸化してゲート酸化膜を形成す
る工程と、 ゲート電極を形成する工程と、 前記ゲート電極下以外の前記シリコン膜を除去する工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197579A JP3008579B2 (ja) | 1991-08-07 | 1991-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197579A JP3008579B2 (ja) | 1991-08-07 | 1991-08-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541492A true JPH0541492A (ja) | 1993-02-19 |
| JP3008579B2 JP3008579B2 (ja) | 2000-02-14 |
Family
ID=16376845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197579A Expired - Lifetime JP3008579B2 (ja) | 1991-08-07 | 1991-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008579B2 (ja) |
-
1991
- 1991-08-07 JP JP3197579A patent/JP3008579B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008579B2 (ja) | 2000-02-14 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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