JPH0541095A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0541095A JPH0541095A JP3195649A JP19564991A JPH0541095A JP H0541095 A JPH0541095 A JP H0541095A JP 3195649 A JP3195649 A JP 3195649A JP 19564991 A JP19564991 A JP 19564991A JP H0541095 A JPH0541095 A JP H0541095A
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- JP
- Japan
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- circuit
- current
- current consumption
- standard value
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 製造上のバラツキ等により消費電流値の大き
いデバイスの歩留りを改善する。 【構成】 ボンディング・パッド１および抵抗２を含む
電流置換判定回路３と、インバータ４〜７、１２および
１３と、Ｐチャネル型ＭＯＳトランジスタ８および９
と、Ｎチャネル型ＭＯＳトランジスタ１０および１１と
を備えて構成されており、インバータ６、７、１２およ
び１３は、基板電位発生用オシレータ回路を形成し、Ｐ
チャネル型ＭＯＳトランジスタ８とＮチャネル型ＭＯＳ
トランジスタ１０、およびＰチャネル型ＭＯＳトランジ
スタ９とＮチャネル型ＭＯＳトランジスタ１１は、それ
ぞれスイッチ回路を形成している。
いデバイスの歩留りを改善する。 【構成】 ボンディング・パッド１および抵抗２を含む
電流置換判定回路３と、インバータ４〜７、１２および
１３と、Ｐチャネル型ＭＯＳトランジスタ８および９
と、Ｎチャネル型ＭＯＳトランジスタ１０および１１と
を備えて構成されており、インバータ６、７、１２およ
び１３は、基板電位発生用オシレータ回路を形成し、Ｐ
チャネル型ＭＯＳトランジスタ８とＮチャネル型ＭＯＳ
トランジスタ１０、およびＰチャネル型ＭＯＳトランジ
スタ９とＮチャネル型ＭＯＳトランジスタ１１は、それ
ぞれスイッチ回路を形成している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に電流置換判定回路を備える低消費電流の半導体集積
回路に関する。
特に電流置換判定回路を備える低消費電流の半導体集積
回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路においては、例え
ば、メモリＩＣの置換回路等においては、ウェハー状態
においてアドレス・データを測定し、動作しない異常ア
ドレスに対しては、予備として備えられているアドレス
回路を、ヒューズ・カット等を利用して、異常アドレス
から正常な予備アドレスに置換して動作させるというア
ドレス置換作用が行われている。
ば、メモリＩＣの置換回路等においては、ウェハー状態
においてアドレス・データを測定し、動作しない異常ア
ドレスに対しては、予備として備えられているアドレス
回路を、ヒューズ・カット等を利用して、異常アドレス
から正常な予備アドレスに置換して動作させるというア
ドレス置換作用が行われている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の一例としてのメモリＩＣの置換回路において
は、その異常アドレスから正常な予備アドレスに置換す
るというアドレス変換機能は、異常アドレスの変換時に
おいてのみ有効の特有の機能であり、このために、測定
時において、メモリＩＣの置換回路自体の回路動作は正
常であっても、製造上のバラツキにより消費電流が規格
より大きくなるという事態が生じ、そのような場合に
は、当該半導体集積回路、即ちメモリＩＣの置換回路自
体が不良であるものと判定されて、廃棄処理をせざるを
得なくなるという欠点がある。
集積回路の一例としてのメモリＩＣの置換回路において
は、その異常アドレスから正常な予備アドレスに置換す
るというアドレス変換機能は、異常アドレスの変換時に
おいてのみ有効の特有の機能であり、このために、測定
時において、メモリＩＣの置換回路自体の回路動作は正
常であっても、製造上のバラツキにより消費電流が規格
より大きくなるという事態が生じ、そのような場合に
は、当該半導体集積回路、即ちメモリＩＣの置換回路自
体が不良であるものと判定されて、廃棄処理をせざるを
得なくなるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、外部より制御される供給電圧により動作する電流置
換判定回路と、前記電流置換判定回路の出力信号ならび
に当該出力信号の反転信号を受けて、能動素子回路なら
びに受動素子回路を含む回路素子の値を可変とする消費
電流制御スイッチと、を備えて構成される。
は、外部より制御される供給電圧により動作する電流置
換判定回路と、前記電流置換判定回路の出力信号ならび
に当該出力信号の反転信号を受けて、能動素子回路なら
びに受動素子回路を含む回路素子の値を可変とする消費
電流制御スイッチと、を備えて構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示す回路図
であり、本発明のバックバイアス電圧発生回路に対する
適用例である。図１に示されるように、本実施例は、ボ
ンディング・パッド１および抵抗２を含む電流置換判定
回路３と、インバータ４〜７、１２および１３と、Ｐチ
ャネル型ＭＯＳトランジスタ８および９と、Ｎチャネル
型ＭＯＳトランジスタ１０および１１とを備えて構成さ
れており、インバータ６、７、１２および１３は、基板
電位発生用オシレータ回路を形成し、Ｐチャネル型ＭＯ
Ｓトランジスタ８とＮチャネル型ＭＯＳトランジスタ１
０、およびＰチャネル型ＭＯＳトランジスタ９とＮチャ
ネル型ＭＯＳトランジスタ１１は、それぞれスイッチ回
路を形成している。
であり、本発明のバックバイアス電圧発生回路に対する
適用例である。図１に示されるように、本実施例は、ボ
ンディング・パッド１および抵抗２を含む電流置換判定
回路３と、インバータ４〜７、１２および１３と、Ｐチ
ャネル型ＭＯＳトランジスタ８および９と、Ｎチャネル
型ＭＯＳトランジスタ１０および１１とを備えて構成さ
れており、インバータ６、７、１２および１３は、基板
電位発生用オシレータ回路を形成し、Ｐチャネル型ＭＯ
Ｓトランジスタ８とＮチャネル型ＭＯＳトランジスタ１
０、およびＰチャネル型ＭＯＳトランジスタ９とＮチャ
ネル型ＭＯＳトランジスタ１１は、それぞれスイッチ回
路を形成している。
【０００７】図１において、ウェハー状態においてアド
レス・データを測定する際には、ボンディング・パッド
１に電源電圧Ｖccが印加され、各デバイスの動作電流が
測定されて、消費電流が規格値に対して余裕のある場合
には、ボンデイング・パッド１は、電源電圧Ｖccにボン
ディングされる。逆に、規格値に対して余裕のない場
合、または規格値を越えている場合には、ボンディング
・パッド１の電圧を接地電位とするためにボンディング
は行われない。そして、前記前者の場合には、基板電位
発生用オシレータ回路は、インバータ５、６および７を
含む３段のインバータにより発振し、また後者の場合に
は、インバータ５、６、７、１２および１３を含む５段
のインバータにより発振する。即ち、デバイスとしての
消費電流が、規格値に対して余裕のない場合、または規
格値を越えている場合には、基板電位発生用オシレータ
回路の発振周波数は、５段のインバータを用いることに
より低い周波数に下げられ、これにより、当該基板電位
発生回路の消費電流は低下し、組立て後における消費電
流の低減が図られる。
レス・データを測定する際には、ボンディング・パッド
１に電源電圧Ｖccが印加され、各デバイスの動作電流が
測定されて、消費電流が規格値に対して余裕のある場合
には、ボンデイング・パッド１は、電源電圧Ｖccにボン
ディングされる。逆に、規格値に対して余裕のない場
合、または規格値を越えている場合には、ボンディング
・パッド１の電圧を接地電位とするためにボンディング
は行われない。そして、前記前者の場合には、基板電位
発生用オシレータ回路は、インバータ５、６および７を
含む３段のインバータにより発振し、また後者の場合に
は、インバータ５、６、７、１２および１３を含む５段
のインバータにより発振する。即ち、デバイスとしての
消費電流が、規格値に対して余裕のない場合、または規
格値を越えている場合には、基板電位発生用オシレータ
回路の発振周波数は、５段のインバータを用いることに
より低い周波数に下げられ、これにより、当該基板電位
発生回路の消費電流は低下し、組立て後における消費電
流の低減が図られる。
【０００８】図２は本発明の第２の実施例を示す回路図
であり、本発明の昇圧回路に対する適用例である。図２
に示されるように、本実施例は、電圧入力端子５１およ
び電圧出力端子５２に対応して、ヒューズ１２および抵
抗１３を含む電流置換判定回路１４と、インバータ１５
および１６と、Ｐチャネル型ＭＯＳトランジスタ１７お
よび１８と、Ｎチャネル型ＭＯＳトランジスタ１９〜２
１と、コンデンサ２２および２３とを備えて構成されて
おり、インバータ１６、コンデンサ２２および２３、お
よびＮチャネル型ＭＯＳトランジスタ２１は、電圧ブー
スト回路を形成し、Ｐチャネル型ＭＯＳトランジスタ１
７およびＮチャネル型ＭＯＳトランジスタ１９と、Ｐチ
ャネル型ＭＯＳトランジスタ１８およびＮチャネル型Ｍ
ＯＳトランジスタ２０とは、それぞれスイッチ回路を形
成している。
であり、本発明の昇圧回路に対する適用例である。図２
に示されるように、本実施例は、電圧入力端子５１およ
び電圧出力端子５２に対応して、ヒューズ１２および抵
抗１３を含む電流置換判定回路１４と、インバータ１５
および１６と、Ｐチャネル型ＭＯＳトランジスタ１７お
よび１８と、Ｎチャネル型ＭＯＳトランジスタ１９〜２
１と、コンデンサ２２および２３とを備えて構成されて
おり、インバータ１６、コンデンサ２２および２３、お
よびＮチャネル型ＭＯＳトランジスタ２１は、電圧ブー
スト回路を形成し、Ｐチャネル型ＭＯＳトランジスタ１
７およびＮチャネル型ＭＯＳトランジスタ１９と、Ｐチ
ャネル型ＭＯＳトランジスタ１８およびＮチャネル型Ｍ
ＯＳトランジスタ２０とは、それぞれスイッチ回路を形
成している。
【０００９】この実施例の場合においても、前述の第１
の実施例の場合と同様に、ウェハー状態においてアドレ
ス・データを測定する際に、各デバイスの動作電流が測
定されて、消費電流が規格値に対して余裕のない場合、
または規格値を越えている場合には、電流置換判定回路
１４におけるヒューズ１２を切断した後に、当該デバイ
スの組立てが行われる。即ち、消費電流が規格値に対し
て余裕がない場合、または規格値を越える場合には、当
該デバイスについては、Ｐチャネル型ＭＯＳトランジス
タ１７およびＮチャネル型ＭＯＳトランジスタ１９と、
Ｐチャネル型ＭＯＳトランジスタ１８およびＮチャネル
型ＭＯＳトランジスタ２０とにより、それぞれ形成され
るスイッチ回路を介して、前記電圧ブースト回路の構成
要素の一つであるコンデンサの容量を小さくして、電圧
出力端子５２に接続される容量負荷を充電する電流量を
低減させることにより、デバイスの組立て後における消
費電流の低減が図られている。
の実施例の場合と同様に、ウェハー状態においてアドレ
ス・データを測定する際に、各デバイスの動作電流が測
定されて、消費電流が規格値に対して余裕のない場合、
または規格値を越えている場合には、電流置換判定回路
１４におけるヒューズ１２を切断した後に、当該デバイ
スの組立てが行われる。即ち、消費電流が規格値に対し
て余裕がない場合、または規格値を越える場合には、当
該デバイスについては、Ｐチャネル型ＭＯＳトランジス
タ１７およびＮチャネル型ＭＯＳトランジスタ１９と、
Ｐチャネル型ＭＯＳトランジスタ１８およびＮチャネル
型ＭＯＳトランジスタ２０とにより、それぞれ形成され
るスイッチ回路を介して、前記電圧ブースト回路の構成
要素の一つであるコンデンサの容量を小さくして、電圧
出力端子５２に接続される容量負荷を充電する電流量を
低減させることにより、デバイスの組立て後における消
費電流の低減が図られている。
【００１０】
【発明の効果】以上説明したように、本発明は、ウェハ
ー状態において測定されるデバイスの動作電流値に応じ
て、ボンディングの切替えまたはヒューズの切断によ
り、当該動作電流値に対応する消費電流を低減すること
が可能となり、拡散工程内における製造上のバラツキに
起因する電流量の大きいデバイスを不良品として廃棄す
る数量を低減することができ、これにより、半導体集積
回路の歩留りを改善することができるという効果があ
る。
ー状態において測定されるデバイスの動作電流値に応じ
て、ボンディングの切替えまたはヒューズの切断によ
り、当該動作電流値に対応する消費電流を低減すること
が可能となり、拡散工程内における製造上のバラツキに
起因する電流量の大きいデバイスを不良品として廃棄す
る数量を低減することができ、これにより、半導体集積
回路の歩留りを改善することができるという効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
１ ボンディング・パッド ２、１３ 抵抗 ３、１４ 電流置換判定回路 ４〜７、１２、１３、１５、１６ インバータ ８、９、１７、１８ Ｐチャネル型ＭＯＳトランジス
タ １０、１１、１９〜２１ Ｎチャネル型ＭＯＳトラン
ジスタ ２２、２３ コンデンサ
タ １０、１１、１９〜２１ Ｎチャネル型ＭＯＳトラン
ジスタ ２２、２３ コンデンサ
Claims (1)
- 【請求項１】 外部より制御される供給電圧により動作
する電流置換判定回路と、 前記電流置換判定回路の出力信号ならびに当該出力信号
の反転信号を受けて、能動素子回路ならびに受動素子回
路を含む回路素子の値を可変とする消費電流制御スイッ
チと、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195649A JPH0541095A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195649A JPH0541095A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541095A true JPH0541095A (ja) | 1993-02-19 |
Family
ID=16344688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195649A Pending JPH0541095A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541095A (ja) |
-
1991
- 1991-08-06 JP JP3195649A patent/JPH0541095A/ja active Pending
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