JPH0537161A - 印刷配線板 - Google Patents
印刷配線板Info
- Publication number
- JPH0537161A JPH0537161A JP3211390A JP21139091A JPH0537161A JP H0537161 A JPH0537161 A JP H0537161A JP 3211390 A JP3211390 A JP 3211390A JP 21139091 A JP21139091 A JP 21139091A JP H0537161 A JPH0537161 A JP H0537161A
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- JP
- Japan
- Prior art keywords
- layer
- wiring board
- signal
- dielectric constant
- ground
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 高速信号伝送ならびに電源雑音の低減化に対
処するという所期の目的を達成したうえ、配線板上への
電子装置回路の高密度実装を実現する。 【構成】 信号層４，５とグランド層８との間の絶縁層
９をポリイミドよりも低い低誘電率材料を用いて形成す
る。これにより、信号層４，５の幅を広げることなく、
信号伝搬遅延時間の短縮を図る。電源層７とグランド層
８−１，８−２との間の絶縁層１０をアルミナセラミッ
クスよりも高い高誘電率材料を用いて形成する。これに
より、電源層７が有する単位面積当たりの静電容量を増
大させ、すなわちバイパスコンデンサの配線板１への実
装数を低減させて、電源雑音の吸収を図る。
処するという所期の目的を達成したうえ、配線板上への
電子装置回路の高密度実装を実現する。 【構成】 信号層４，５とグランド層８との間の絶縁層
９をポリイミドよりも低い低誘電率材料を用いて形成す
る。これにより、信号層４，５の幅を広げることなく、
信号伝搬遅延時間の短縮を図る。電源層７とグランド層
８−１，８−２との間の絶縁層１０をアルミナセラミッ
クスよりも高い高誘電率材料を用いて形成する。これに
より、電源層７が有する単位面積当たりの静電容量を増
大させ、すなわちバイパスコンデンサの配線板１への実
装数を低減させて、電源雑音の吸収を図る。
Description
【０００１】
【産業上の利用分野】この発明は、高速信号伝送ならび
に電源雑音の低減化をそれ自体で図り、電子装置回路の
高密度実装を実現し得る印刷配線板に関するものであ
る。
に電源雑音の低減化をそれ自体で図り、電子装置回路の
高密度実装を実現し得る印刷配線板に関するものであ
る。
【０００２】
【従来の技術】図４に従来の印刷配線板の斜視図を示
す。同図において、１は配線板、２はこの配線板１上に
多数実装された電子回路部品、３は同じく配線板１上に
多数実装されたバイパスコンデンサ、４は配線板１上に
形成された表層配線（信号層）である。電子回路部品
２，２間は表層配線４で接続されている。また、バイパ
スコンデンサ３は、電子回路部品２の動作に伴うスイッ
チング雑音（電源雑音）を低減することを目的として、
多数実装されている。図５は図４におけるＶ−Ｖ線断面
図である。同図において、４−１，４−２は上述した表
層配線、５−１，５−２は内層配線（信号層）、６−１
〜６−５はガラスエポキシ材を用いて形成されてなる絶
縁層、７−１，７−２は電源層、８−１，８−２はグラ
ンド層である。信号層４，５としては均一な材料を用い
ている。
す。同図において、１は配線板、２はこの配線板１上に
多数実装された電子回路部品、３は同じく配線板１上に
多数実装されたバイパスコンデンサ、４は配線板１上に
形成された表層配線（信号層）である。電子回路部品
２，２間は表層配線４で接続されている。また、バイパ
スコンデンサ３は、電子回路部品２の動作に伴うスイッ
チング雑音（電源雑音）を低減することを目的として、
多数実装されている。図５は図４におけるＶ−Ｖ線断面
図である。同図において、４−１，４−２は上述した表
層配線、５−１，５−２は内層配線（信号層）、６−１
〜６−５はガラスエポキシ材を用いて形成されてなる絶
縁層、７−１，７−２は電源層、８−１，８−２はグラ
ンド層である。信号層４，５としては均一な材料を用い
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の印刷配線板によると、伝送する信号速度の上
昇ならびに高密度実装化による電源雑音の増加に対し、
配線設計を行う上で、信号層４，５の幅を広げたりバイ
パスコンデンサ３の実装数を増大させることにより対処
できるが、このようにして対処すると、配線板１上への
電子回路部品２の高密度実装を実現することができない
という問題が生ずるものであった。なお、信号速度の高
速化に対して、フッ素樹脂配線板など低誘電率配線板が
適用されるに至っている。しかし、このような配線板で
は、電源系に対しても同一材料が適用されているため、
電源雑音に対し、バイパスコンデンサで対処せざるをえ
なかった。
うな従来の印刷配線板によると、伝送する信号速度の上
昇ならびに高密度実装化による電源雑音の増加に対し、
配線設計を行う上で、信号層４，５の幅を広げたりバイ
パスコンデンサ３の実装数を増大させることにより対処
できるが、このようにして対処すると、配線板１上への
電子回路部品２の高密度実装を実現することができない
という問題が生ずるものであった。なお、信号速度の高
速化に対して、フッ素樹脂配線板など低誘電率配線板が
適用されるに至っている。しかし、このような配線板で
は、電源系に対しても同一材料が適用されているため、
電源雑音に対し、バイパスコンデンサで対処せざるをえ
なかった。
【０００４】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、信号層とグランド層
との間の絶縁層を低誘電率材料を用いて形成し、電源層
とグランド層との間の絶縁層を高誘電率材料を用いて形
成するようにしたものである。
を解決するためになされたもので、信号層とグランド層
との間の絶縁層を低誘電率材料を用いて形成し、電源層
とグランド層との間の絶縁層を高誘電率材料を用いて形
成するようにしたものである。
【０００５】
【作用】したがってこの発明によれば、信号層とグラン
ド層との間の絶縁層を低誘電率材料（例えば、フッ素樹
脂）を用いて形成することにより、信号伝搬遅延時間の
短縮を図り得る。また、電源層とグランド層との間の絶
縁層を高誘電率材料を用いて形成することにより、電源
層が有する単位面積当たりの静電容量を増大させて、電
源雑音の吸収を図り得る。
ド層との間の絶縁層を低誘電率材料（例えば、フッ素樹
脂）を用いて形成することにより、信号伝搬遅延時間の
短縮を図り得る。また、電源層とグランド層との間の絶
縁層を高誘電率材料を用いて形成することにより、電源
層が有する単位面積当たりの静電容量を増大させて、電
源雑音の吸収を図り得る。
【０００６】
【実施例】以下、本発明に係る印刷配線板を詳細に説明
する。
する。
【０００７】図２はこの印刷配線板の一実施例を示す斜
視図であり、図１は図２におけるＩ−Ｉ線断面図であ
る。これらの図において、図４，図５と同一符号は同一
或いは同等構成要素を示し、その説明は省略する。
視図であり、図１は図２におけるＩ−Ｉ線断面図であ
る。これらの図において、図４，図５と同一符号は同一
或いは同等構成要素を示し、その説明は省略する。
【０００８】この印刷配線板において、電源層７は、グ
ランド層８−１と８−２とにより挟まれた構造とされて
いる。９−１〜９−４および１０−１，１０−２は絶縁
層である。絶縁層９の誘電率は絶縁層１０の誘電率より
も低い。すなわち、信号層４−１とグランド層８−４と
の間の絶縁層９−１，グランド層８−４（８−２）と信
号層５−１との間の絶縁層９−２，グランド層８−１
（８−３）と信号層５−２との間の絶縁層９−３，信号
層４−２とグランド層８−３との間の絶縁層９−４がポ
リイミドよりも低い低誘電率材料を用いて形成され、電
源層７とグランド層８−２との間の絶縁層１０−１，電
源層７とグランド層８−１との間の絶縁層１０−２がア
ルミナセラミックスよりも高い高誘電率材料を用いて形
成されている。
ランド層８−１と８−２とにより挟まれた構造とされて
いる。９−１〜９−４および１０−１，１０−２は絶縁
層である。絶縁層９の誘電率は絶縁層１０の誘電率より
も低い。すなわち、信号層４−１とグランド層８−４と
の間の絶縁層９−１，グランド層８−４（８−２）と信
号層５−１との間の絶縁層９−２，グランド層８−１
（８−３）と信号層５−２との間の絶縁層９−３，信号
層４−２とグランド層８−３との間の絶縁層９−４がポ
リイミドよりも低い低誘電率材料を用いて形成され、電
源層７とグランド層８−２との間の絶縁層１０−１，電
源層７とグランド層８−１との間の絶縁層１０−２がア
ルミナセラミックスよりも高い高誘電率材料を用いて形
成されている。
【０００９】電源層７が有する単位面積当たりの静電容
量について電源層７とグランド層８−１（８−２）との
層間距離が０．２ｍｍであるときの算定結果を図３に示
す。静電容量は誘電率の増大に対して大きくなる。高速
デバイス動作に於いて、素子動作に伴う電流変化を６ｍ
Ａ，スイッチング時間を０．４ｎｓ、吸収電圧変化を２
０ｍＶとすると、必要となる静電容量は１２０ｐＦが得
られ、絶縁層１０の誘電率が１０以上となるとデバイス
動作に拘る電源雑音吸収に寄与できることになる。
量について電源層７とグランド層８−１（８−２）との
層間距離が０．２ｍｍであるときの算定結果を図３に示
す。静電容量は誘電率の増大に対して大きくなる。高速
デバイス動作に於いて、素子動作に伴う電流変化を６ｍ
Ａ，スイッチング時間を０．４ｎｓ、吸収電圧変化を２
０ｍＶとすると、必要となる静電容量は１２０ｐＦが得
られ、絶縁層１０の誘電率が１０以上となるとデバイス
動作に拘る電源雑音吸収に寄与できることになる。
【００１０】絶縁層９の誘電率が低いことは信号伝搬遅
延時間低減に寄与する。信号伝搬遅延時間は３．３３・
（誘電率）1/2 で表されるため、従来のガラスエポキシ
材（誘電率：５位）に対して低誘電率である例えばフッ
素樹脂（誘電率：２）を用いて絶縁層９を形成すれば、
信号伝搬遅延時間の短縮が図られることになる。
延時間低減に寄与する。信号伝搬遅延時間は３．３３・
（誘電率）1/2 で表されるため、従来のガラスエポキシ
材（誘電率：５位）に対して低誘電率である例えばフッ
素樹脂（誘電率：２）を用いて絶縁層９を形成すれば、
信号伝搬遅延時間の短縮が図られることになる。
【００１１】以上説明したように、本実施例による印刷
配線板によれば、信号層４，５とグランド層８との間の
絶縁層９を低誘電率材料を用いて形成することにより、
信号層４，５の幅を広げることなく、信号伝搬遅延時間
の短縮が図られるものとなる。また、本実施例による印
刷配線板によれば、電源層７とグランド層８−１，８−
２との間の絶縁層１０を高誘電率材料を用いて形成する
ことにより、電源層７が有する単位面積当たりの静電容
量を増大させ、すなわちバイパスコンデンサ３の配線板
１への実装数を低減させて、電源雑音の吸収が図られる
ものとなる。そして、これらの結果として、高速信号伝
送ならびに電源雑音の低減化に対処するという所期の目
的を達成したうえ、配線板１上への電子回路部品２の高
密度実装が実現できるものとなる。
配線板によれば、信号層４，５とグランド層８との間の
絶縁層９を低誘電率材料を用いて形成することにより、
信号層４，５の幅を広げることなく、信号伝搬遅延時間
の短縮が図られるものとなる。また、本実施例による印
刷配線板によれば、電源層７とグランド層８−１，８−
２との間の絶縁層１０を高誘電率材料を用いて形成する
ことにより、電源層７が有する単位面積当たりの静電容
量を増大させ、すなわちバイパスコンデンサ３の配線板
１への実装数を低減させて、電源雑音の吸収が図られる
ものとなる。そして、これらの結果として、高速信号伝
送ならびに電源雑音の低減化に対処するという所期の目
的を達成したうえ、配線板１上への電子回路部品２の高
密度実装が実現できるものとなる。
【００１２】
【発明の効果】以上説明したことから明らかなように本
発明によれば、信号層とグランド層との間の絶縁層を低
誘電率材料を用いて形成し、電源層とグランド層との間
の絶縁層を高誘電率材料を用いて形成するようにしたの
で、高速信号伝送ならびに電源雑音の低減化をそれ自体
で図り得、装置実装設計に利便が図られると共に、信号
層の幅を広げることなく、また配線板上に実装するバイ
パスコンデンサの実装数を低減することができ、配線板
上への電子装置回路の高密度実装が実現できるものとな
る。
発明によれば、信号層とグランド層との間の絶縁層を低
誘電率材料を用いて形成し、電源層とグランド層との間
の絶縁層を高誘電率材料を用いて形成するようにしたの
で、高速信号伝送ならびに電源雑音の低減化をそれ自体
で図り得、装置実装設計に利便が図られると共に、信号
層の幅を広げることなく、また配線板上に実装するバイ
パスコンデンサの実装数を低減することができ、配線板
上への電子装置回路の高密度実装が実現できるものとな
る。
【図１】図２におけるＩ−Ｉ線断面図。
【図２】本発明に係る印刷配線板の一実施例を示す斜視
図。
図。
【図３】電源層が有する単位面積当たりの静電容量につ
いて電源層とグランド層との層間距離が０．２ｍｍであ
るときの算定結果を示す図。
いて電源層とグランド層との層間距離が０．２ｍｍであ
るときの算定結果を示す図。
【図４】従来の印刷配線板の斜視図。
【図５】図４におけるＶ−Ｖ線断面図。
４ 表層配線（信号層） ５ 内層配線（信号層） ７ 電源層 ８−１〜８−４ グランド層 ９−１〜９−４ 絶縁層（低誘電率） １０−１，１０−２ 絶縁層（高誘電率）
Claims (1)
- 【特許請求の範囲】 【請求項１】 信号層，電源層，グランド層，絶縁層を
有してなる印刷配線板において、前記信号層と前記グラ
ンド層との間の絶縁層が低誘電率材料を用いて形成さ
れ、前記電源層と前記グランド層との間の絶縁層が高誘
電率材料を用いて形成されていることを特徴とする印刷
配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211390A JPH0537161A (ja) | 1991-07-30 | 1991-07-30 | 印刷配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211390A JPH0537161A (ja) | 1991-07-30 | 1991-07-30 | 印刷配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537161A true JPH0537161A (ja) | 1993-02-12 |
Family
ID=16605173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211390A Pending JPH0537161A (ja) | 1991-07-30 | 1991-07-30 | 印刷配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7169327B2 (en) | 2001-01-29 | 2007-01-30 | Jsr Corporation | Composite particle for dielectrics, ultramicroparticulate composite resin particle, composition for forming dielectrics and use thereof |
-
1991
- 1991-07-30 JP JP3211390A patent/JPH0537161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7169327B2 (en) | 2001-01-29 | 2007-01-30 | Jsr Corporation | Composite particle for dielectrics, ultramicroparticulate composite resin particle, composition for forming dielectrics and use thereof |
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