JPH05343673A

JPH05343673A - 半導体装置及びその製造方法

Info

Publication number: JPH05343673A
Application number: JP17604692A
Authority: JP
Inventors: Toru Koizumi; 徹小泉; Akira Okita; 彰沖田; Hisanori Tsuda; 尚徳津田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-06-11
Filing date: 1992-06-11
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】工程が簡単で、重なり容量が小さく、より微
細化された電界緩和構造を有し、また短チャネル効果に
よる問題を抑制しつつゲート長を短くして、より微細化
し、更にドレイン耐圧劣化を改善し、更に、２５０℃以
下のプロセスで作成した高品質のゲート絶縁膜および容
量膜等を有し、信頼性や安定性に優れた、微細化した半
導体装置及びその製造方法を実現する。【構成】絶縁ゲート型電界効果トランジスタを構成す
る半導体装置において、ソース・ドレイン領域は、実効
不純物濃度が高いＢ領域（１−４）と、該Ｂ領域より低
い実効不純物濃度を有し、かつ該Ｂ領域と前記第１主表
面との間に配置されたＡ領域（１−４’）との、少なく
とも２つの領域を有して構成されることを特徴とする半
導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート型トランジ
スタを有する半導体装置、及びその製造方法に関し、特
にＳＯＩ，ＭＩＳ，ＭＯＳトランジスタを有する半導体
装置、及びディスプレー、センサーなどに用いられる薄
膜トランジスタ、あるいはガラス等の透光性絶縁基板上
の半導体層に作成される、高機能、高性能電子デバイス
や、それらが複合された集積回路などの薄膜半導体装
置、及びその製造方法に関する。

【０００２】

【従来の技術】（従来の技術Ａ）近年、半導体素子の微
細化が進み、素子の集積化・高速化が著しい。しかし微
細化に伴い、素子にかかる電界も増大している。ＭＩＳ
型トランジスタにおいては、特にドレイン端に電界が集
中しやすく、電界緩和構造は現在極めて重要な技術であ
る。従来の電界緩和技術の代表的な例としては、ＬＤＤ
（ＬｉｇｈｔＤｏｐｅｄＤｒａｉｎ），ＤＤＤ（Ｄ
ｏｕｂｌｅＤｉｆｆｕｓｅｄＤｒａｉｎ）等が上げ
られる。

【０００３】（従来の技術Ｂ）また、近年、ＭＯＳトラ
ンジスタ等の絶縁ゲート型トランジスタを含む半導体装
置の微細化が進められており、各トランジスタのゲート
長もそれに伴って短くされてきている。

【０００４】図１４は、従来例の半導体装置を示した平
面図（ａ）及び断面図（ｂ）であり、符号１はｎ型のシ
リコン基板、２は素子を構成するゲート電極、３は素子
を構成するゲート酸化膜、４は素子を構成するｐ型のソ
ース領域、５はドレイン領域である。

【０００５】しかしながら、ＭＯＳトランジスタでは、
そのゲート長を短かくした場合、短チャネル効果によ
る、しきい値電圧のシフトやパンチスルー等の問題を生
じさせてしまうという欠点があった。

【０００６】そこで、この短チャネル効果を抑制するた
めに、スケーリング則に沿ったトランジスタサイズ等の
比例縮小化が必要とされ、従来、ＭＯＳトランジスタの
ゲート酸化膜を薄くすることや、ソース・ドレインの接
合深さを浅くすることや、基板の濃度を上げること等が
行なわれている。

【０００７】（従来の技術Ｃ）また、近年、高速トラン
ジスタとして、また透明基板上のトランジスタとして、
絶縁基板上の半導体層のＭＯＳトランジスタを始めとす
る電界効果トランジスタ（以下、ＳＯＩトランジスタと
称する）の研究が盛んに行なわれている。

【０００８】従来のＳＯＩトランジスタの製造工程は、
シリコンウェハープロセスと同じプロセスである。

【０００９】（従来の技術Ｄ）また、近年オフィスオー
トメーション（ＯＡ）の発展にともない、ディスプレ
ー、イメージセンサー等の入出力デバイスは、ワードプ
ロセッサー、パーソナルコンピュータ、ファクシミリ等
のＯＡ機器のマンマシンインターフェースとして重要視
されて、軽量、薄型、低価格が要望されている。

【００１０】このような観点から、大面積のガラス等の
透光性基板上に、薄膜トランジスタ（ＴＦＴ）、ダイオ
ード、コンデンサーなどが構成された、アクティブマト
リッス方式の液晶ディスプレーや、光センサを構成した
光電変換装置等の開発が進められている。

【００１１】図２７は、アクティブマトリックス素子を
設けた液晶表示素子の例を説明するための模式図であ
り、（ａ）は全体を示し、（ｂ）はその画素アレイの部
分を拡大した図、（ｃ）は画素の一部を拡大して示した
図である。

【００１２】上記アクティブマトリックス素子では、そ
のスイッチング特性により、比較的応答の遅いＴＮ液晶
に対し実質ライン選択周期より長い間、電圧印加状態を
保持することにより液晶の光学スイッチ応答を助け、
又、上記ＴＮ液晶などの様にメモリ性（自己保持性）が
無い液晶に対して、上記電圧印加状態保持により１フレ
ーム間の実質的メモリ状態をもたらすのである。尚、ア
クティブマトリックス素子は、各ライン、画素間に対し
て原理的にはクロストークを与えず、良好な表示特性を
与える特徴がある。

【００１３】図２６に、従来の基本的液晶駆動回路を示
した。

【００１４】図２６に示す駆動回路は、共通電極（電
位；ＶＣＯＭとする）と各画素電極の間に液晶材料を封
入した液晶セル８１と画素ＴＦＴ８２およびノイズ低減
のために設けられた大容量コンデンサ８３とからなる画
素部、映像信号配線部（以下信号配線）８４、バッファ
容量部８５、水平スイッチングＴＦＴ８６、水平シフト
レジスタ８７、ゲート信号配線（以下ゲート配線）及
び、垂直シフトレジスタ８８から構成されており、記録
信号は信号入力端から、タイミングをずらして順次各画
素あるいは、各ラインに転送されていく。

【００１５】図２８に、従来の画素ＴＦＴの断面構造の
１例を示す。ガラス等の透光性基板３１上に信号配線を
形成するソース・ドレイン電極３２，３３、チャネル形
成ができる薄膜半導体層３４、その上にゲート絶縁膜５
５が形成され、更にその上にゲート電極が形成されてい
る。また画素部の大容量コンデンサ部は、下部電極３
６、その上に、容量部を形成する絶縁膜３７、更にその
上の透明電極３８から構成されている。

【００１６】

【発明が解決しようとしている課題】しかしながら、従
来の電界緩和技術の代表的な例としての、ＬＤＤ（Ｌｉ
ｇｈｔＤｏｐｅｄＤｒａｉｎ），ＤＤＤ（Ｄｏｕｂ
ｌｅＤｉｆｆｕｓｅｄＤｒａｉｎ）等には、以下の
ような解決すべき課題があった。

【００１７】ＬＤＤは、スぺーサ形成など工程が複雑
である。

【００１８】ＤＤＤは、工程が簡単ではあるが重なり
容量が大きい。

【００１９】スぺーサにも限界があり、オフセット
（ＯＦＦＳＥＴ）量に限界がある。

【００２０】また、上記従来例で述べた各スケーリング
の要素を縮小化するには次のような技術的問題点があっ
た。（１）ゲート酸化膜の薄膜化に伴なうゲート耐圧の低
下。（２）ゲート酸化膜の薄膜化に伴なうゲート酸化膜厚ば
らつきによるＭＯＳトランジスタ特性のばらつき。（３）ソース・ドレインの接合を浅く形成する際の熱処
理による制限。

【００２１】従ってＭＯＳトランジスタのゲート長は上
述の３つの制限により、その最短の長さが決定されてお
り、それ以下のゲート長では短チャネル効果による、し
きい値電圧のシフトやパンチスルー等の問題を生じさせ
てしまうため、ゲート長を短くし、半導体装置を微細化
することは難しいという欠点があった。

【００２２】更にまた、従来のＳＯＩＭＯＳトランジ
スタでは、ゲート電圧、ドレイン電圧に依存してＯＦＦ
電流が増加する、即ちドレイン耐圧が劣化することが知
られている。それは、ＳＯＩＭＯＳトランジスタにお
いて、従来、最大電界は、ゲート・ドレイン間にかか
り、ドレイン端でのアバランシェブレークダウンによ
り、ドレイン耐圧が低下することになるのである。

【００２３】さらに詳細を、従来のＳＯＩＭＯＳトラ
ンジスタについて説明する。

【００２４】従来のＳＯＩＭＯＳトランジスタの断面
構造を図１８（Ａ）に示す（タイプＡ）。

【００２５】また、図１８（Ｂ）は、オフセット構造を
適用したＳＯＩＭＯＳトランジスタを示す模式的断面
図である（タイプＢ）。

【００２６】ここで２１は絶縁性基板、２２は半導体
層、２３はゲート絶縁膜、２４はゲート電極である。

【００２７】従来型のタイプＡにおいては、ドレイン耐
圧は６Ｖと低い。また、これを改良し、他の構成は同じ
ものであってもタイプＢのようにオフセット構造にする
と、ゲート・ドレイン間の電界が緩和される影響で、耐
圧が向上する。

【００２８】ただし、オフセット長を１μｍとすると、
耐圧は１２Ｖと低く、実用的な値は得られない。又、オ
フセット長を３μｍとすると、耐圧は２０Ｖと大きくな
るが、ドレイン電流が充分とれない。また、オフセット
長が長いと、素子のサイズを、小さくすることが困難と
なる。

【００２９】また図１８（Ｃ）に示すように、ゲート・
ドレイン間をＬＯＣＯＳ法によりゲート酸化膜より厚い
酸化膜を設けて耐圧を向上させた構造のＳＯＩＭＯＳ
トランジスタ（タイプＣもある）。この場合は、オフセ
ット長が２μｍでも耐圧が２０Ｖになるが、ゲート・ド
レイン近傍のストレスにより、ドレイン電流−ドレイン
電圧特性が異常を示す。またトランジスタオフ時のリ
ーク電流の増大等、特性上の欠点を生ずる。

【００３０】以上のように、従来のＳＯＩＭＯＳトラ
ンジスタは、耐圧という点に改善の余地を残していたの
である。

【００３１】また、図２８に示されたようなＴＦＴに使
用される薄膜半導体は、例えば非単結晶シリコンを、大
面積のガラス等の基板上に形成する。この場合、非単結
晶シリコンを堆積させる温度は、４００℃以下に限定さ
れる。しかも、その後のプロセスの温度を、２５０℃以
下にしないと薄膜半導体の特性が変わってしまったり、
電極３２，３３層を形成する材料、例えば、Ａｌ等の金
属や、Ｐ，Ｂ等のドーピング材料とシリコンが反応して
しまって電流のリークの原因になったりする。従って、
その上に形成するゲート絶縁膜を低温で作成する必要が
ある。通常このようなゲート絶縁膜を作成する方法とし
てプラズマＣＶＤ、光ＣＶＤ等のＣＶＤ法、あるいはス
パッタ法などによるＳｉ₃ Ｎ₄ ，ＳｉＯ₂ 等の無機材料
を用いる方法がある。

【００３２】しかしながら、プラズマＣＶＤ法やスパッ
タ法でゲート絶縁膜を作成すると、薄膜半導体表面にプ
ラズマによるダメージ（損傷）を与えたり、絶縁膜と薄
膜半導体の界面にトラップ準位が多数生成されて、半導
体特性の劣化を招く。さらに前記ＣＶＤ法で無機材料の
ゲート絶縁膜を作成する場合、基板温度を２５０℃以上
にしないと、良好なＴＦＴ特性が得られないという問題
点が存在していた。

【００３３】（発明の目的）本発明の目的の一つは、工
程が簡単で、重なり容量が小さく、より微細化された電
界緩和構造を有する半導体装置を実現することにある。

【００３４】また、本発明の他の目的は、絶縁ゲート型
トランジスタの短チャネル効果による問題を抑制しつつ
ゲート長を短くし、より微細化した半導体装置を実現す
ることにある。

【００３５】更にまた本発明の他の目的は、ＳＯＩトラ
ンジスタにおいて、耐圧、特にゲート・ドレイン間のド
レイン耐圧劣化を改善することを目的とする。さらに
は、ＳＯＩ構造のトランジスタが微細化しても、高モビ
リティ及び低寄生容量といった良好な特性を維持しつ
つ、ドレイン耐圧を向上できる絶縁基板上の半導体素子
を提供することにある。

【００３６】更に、本発明は、２５０℃以下のプロセス
で作成したゲート絶縁膜および容量膜等を形成しても、
特性や性能を損なわずに、信頼性や安定性に優れた、か
つ、薄膜半導体の性能を充分に引き出せるような薄膜半
導体装置を提供することを目的とする。

【００３７】

【課題を解決するための手段および作用】（手段Ａ）本
発明は、前述した課題を解決するための手段として、第
１導電型の半導体層に第２導電型からなるソース・ドレ
イン領域を有し、該第１導電型半導体層の第１主表面に
絶縁膜を介し、かつソース・ドレイン領域の間に位置す
るゲート電極を有したＭＩＳ型電界効果トランジスタを
構成する半導体装置において、前記ソース・ドレイン領
域は、実効不純物濃度が高いＢ領域と、該Ｂ領域より低
い実効不純物濃度を有し、かつ該Ｂ領域と前記第１主表
面との間に配置されたＡ領域との、少なくとも２つの領
域を有して構成されることを特徴とする半導体装置を提
供するものである。

【００３８】また、前記Ａ領域とＢ領域とが、異なる導
電型不純物を有することを特徴とし、また、前記ソース
・ドレイン領域は、イオン注入法により形成されること
を特徴とする半導体装置の製造方法により、前記課題を
解決しようとするものである。

【００３９】（作用Ａ）本発明は、従来、横方向にとっ
ていたオフセットを縦方向のオフセット構造にすること
で、縦方向固有の電界緩和、特にスペーサを必要と
しないため、簡単な工程で形成することが可能、イオ
ン注入法を用いることで、自己整合的かつ平坦な縦オフ
セット構造を得ることができる。

【００４０】縦方向にオフセットがあるため、ゲート
とソース・ドレイン間の寄生容量を小さくすることがで
きる。

【００４１】従来技術（ＬＤＤ，ＤＤＤ）と融合可能
であるため、より一層の改善を実現できる。

【００４２】以上の効果を得て、ホットキャリア耐圧お
よび耐圧に優れたＭＩＳ型電界効果トランジスタを提供
することができる。

【００４３】（手段Ｂ）また本発明は、上述した課題を
解決するための手段として、絶縁ゲート型トランジスタ
を内在する半導体装置において、前記絶縁ゲート型トラ
ンジスタのドレイン領域のソース側端部が、曲線又は折
れ曲がり線形状の、実質的にゲート幅より長い辺を有
し、かつ該辺により構成される前記端部の一部分のみが
ゲート電極下に配置されることを特徴とする半導体装置
を有するものである。

【００４４】また、前記ドレイン領域のソース側端部の
辺が、櫛歯形状となっており、該櫛歯の一部分のみがゲ
ート電極下に配置されることを特徴とする手段でもあ
る。

【００４５】（作用Ｂ）本発明によれば、ＭＯＳトラン
ジスタのドレイン部分のソース側の形状を従来の長方形
から、櫛歯形等の形状にすることにより、ドレインとゲ
ート電極直下の基板との接合容量を低減し、ドレイン電
圧印加時に生じるソース側の空乏層幅を小さくすること
が可能であり、従来のＭＯＳトランジスタの短チャネル
効果を抑制する際に行なわれるゲート酸化膜の薄膜化、
ソース・ドレインの浅接合化、基板の高濃度化を行なう
ことなしに、ＭＯＳトランジスタの短チャネル効果を抑
制することが可能である。

【００４６】（手段Ｃ）また、本発明は、前述した課題
を解決するための手段として、絶縁基板上の半導体層に
形成された電界効果トランジスタにおいて、ゲート・ド
レイン間に、シリコン酸化物からなるオフセットゲート
領域を有することを特徴とする半導体装置、及び、この
半導体装置の製造方法において、オフセットゲート領域
を、酸素のイオン注入法により形成したことを特徴とす
る半導体装置の製造方法を提供するものであり、また、
前記酸素のイオン注入を、ターゲット温度を２００℃以
上で行なうことを特徴とした半導体装置の製造方法であ
る。

【００４７】（作用Ｃ）本発明によれば、絶縁基板上の
半導体層に形成された電界効果トランジスタにおいて、
ゲート・ドレイン間にオフセット領域を酸素のイオン注
入法で形成することにより、ドレイン接合部の電界強度
を弱めることができるような構造を作ることができる。

【００４８】更には、オフセット領域を形成するシリコ
ンの酸化物を作る際に、イオン注入時にターゲット温度
を２００℃以上にして酸素イオンを注入することによ
り、結晶のダメージを抑えることができ前記目的を達成
することができる。

【００４９】詳しく述べるならば、ゲート・ドレイン間
に酸素イオンを局部的に注入することにより、２μｍ以
下のオフセット領域を形成することができる。しかも、
酸素のイオン注入時にターゲット（基板）の温度を２０
０℃以上に上げておくことにより、ゲート・ドレイン
間、特にドレイン端近傍が、注入直後でも非晶質化して
おらず、その後の熱処理で結晶性の自己修復が可能とな
った。そのために、微細化による高モビリティ及び低寄
生容量といった良好な特性を維持したＳＯＩＭＯＳト
ランジスタが得られる。

【００５０】更に、上記トランジスタは次のような各種
装置に搭載されて優れた性能が発揮される。それは、上
記トランジスタと、上記トランジスタにより駆動される
液晶セルとを有する電子回路装置や高電圧をスイッチン
グすることが必要なパワートランジスタと論理・演算回
路をモノリシックに組み込んだ電子回路素子等である。

【００５１】（手段Ｄ）また、本発明は、前記課題を解
決するための手段として、少なくとも半導体層と電極層
と絶縁層とを備えた薄膜半導体装置において、前記絶縁
層の少なくとも一部が、無機材料の超微粒子膜からなる
ことを特徴とする半導体装置、及び、前記超微粒子膜
を、無機材料の酸化物あるいは窒化物の超微粒子を、基
体に直接付着させて作成することを特徴とする半導体装
置の製造方法、及び、前記超微粒子膜を、未酸化又は未
窒化の無機材料の超微粒子膜を酸化または窒化させて形
成することを特徴とする半導体装置の製造方法を提供す
るものである。

【００５２】（作用Ｄ）本発明によれば、このように、
超微粒子膜を半導体膜に対するゲート絶縁膜、あるい
は、キャパシタンスを形成する容量膜として用いること
により、ＴＦＴの薄膜半導体層の性能を損なうことな
く、信頼性に優れた薄膜半導体装置が提供できる。

【００５３】

【実施例】（実施例Ａ１）図１は、本発明の特徴を最も
良く表わしたＭＩＳ型トランジスタの断面図である。比
較のため、図９に従来のＬＤＤ構造を有するＭＩＳ型ト
ランジスタの断面構造を示す。

【００５４】図１中の（１−１）はシリコン基板であ
り、（１−２）はゲート絶縁膜、（１−３）はゲート電
極、（１−４），（１−４´）はソース・ドレイン領域
であり、特に（１−４´）は（１−４）にくらべ実効不
純物濃度が低い領域であり、特許請求の範囲におけるＡ
領域とＢ領域である。（１−４’）は、従来のＬＤＤ構
造では、図９に示した（９−４´）の低濃度不純物領域
に相当し、この領域において、電界を緩和し、低濃度で
はあるが不純物を導入することで寄生抵抗を小さくして
いる。以後、この領域をオフセット領域と称する。

【００５５】また、ここで実効不純物濃度Ｎ_eff とは、
Ｎ型不純物濃度ＮｎとＰ型不純物濃度Ｎｐを用いると、Ｎ_eff ＝｜Ｎｎ−Ｎｐ｜で表わされるものとする。

【００５６】Ｎｎ＞ＮｐであればＮ型であり、Ｎｎ＜Ｎ
ｐであればＰ型である。

【００５７】本発明において、実効不純物濃度として表
現したのは、従来のＬＤＤ構造ではオフセット領域はソ
ース・ドレイン（９−４）と同一導電型不純物の濃度で
のみ規定していたが、本発明ではその構造上、オフセッ
ト領域（１−４´）を高濃度不純物領域（１−４）に対
しそれとは反対導電型不純物を導入する簡単な工程で形
成する事も可能であるためである。

【００５８】本発明の特徴を以下に述べる。

【００５９】［１］．構造とプロセス本発明では、その構造の特徴が図１に示すとおり、・縦方向のオフセットである・ゲート電極のある面は平坦である従って、その構造上サイドウォールなどのスペーサを設
けることなく、ゲート電極をマスクとしてソース・ドレ
インのイオン注入工程の注入エネルギー条件の変更やカ
ウンタードープをするだけで従来と同等もしくはそれ以
上のホットキャリア耐性、高耐圧を実現できる。

【００６０】ＬＤＤの場合、横方向にオフセットを付け
るため、サイドウォールが必要である。サイドウォール
は、ＣＶＤ酸化膜を堆積した後、異方性エッチングによ
りテーパーを形成するが、技術的に困難であること、又
得られるオフセット量は２００ｎｍが限度である。

【００６１】従来の縦型オフセット構造は図１０に示す
ような構造があるが、本発明と大きく異なっているの
は、図１０に示すゲート電極（１０−３）のある面が平
坦であるかないかである。従来のような凹凸のある構造
では、ゲートの重なり容量や電界集中が大きな問題とな
っている。本発明では、縦方向にオフセットがあるた
め、従来のいかなる構造と比較してもオフセット領域
分、寄生容量は従来より低減する。

【００６２】［２］．ホットエレクトロン耐性ＬＤＤは、横方向オフセットをとることでドレイン近傍
での電界を緩和し、インパクトイオン化を低減させ、ホ
ットエレクトロン耐性を向上させている。この電界緩和
の効果を見るのには基板電流を測定することが最もわか
りやすい。

【００６３】図７に本発明と従来型の横方向オフセット
（ＬＤＤ）の基板電流量の比較を示す。オフセット量は
いずれも０．２μｍ、ｎ−濃度は約１Ｅ１７ｃｍ^-3であ
る。図７によれば、本発明の縦型オフセットにしても、
従来のものと同程度、もしくはそれ以上の改善が見られ
ている。

【００６４】［３］．ＯＮ電流図８にＯＮ特性を示す。オフセットにより、チャネル抵
抗は増加するものの、その抵抗値は、従来のＬＤＤと同
等もしくはそれよりも低いことが確認される。

【００６５】以上のことから、簡単なプロセスで、平坦
性が良く、耐圧も従来と同等もしくはそれ以上で寄生抵
抗も従来と同等もしくはそれ以上の特性を有したＭＯＳ
トランジスタを得ることができる。

【００６６】次に、図２を用いて、更に本実施例の説明
をする。

【００６７】図２−（ａ）は、基板濃度１Ｅ１６ｃｍ^-3
のＰ型シリコンウェハ基板（２−１）に厚さ５０ｎｍの
熱酸化膜（２−２）を形成した後、ゲート電極として厚
さ４００ｎｍの多結晶シリコン（Ｎ型）（２−３）を形
成したものである。この基板に対し、ゲート電極である
多結晶シリコンをマスクにしてソース・ドレイン領域を
形成する。

【００６８】従来のイオン注入条件は、ドーズ量３Ｅ１
５〜５Ｅ１５ｃｍ^-2、注入エネルギー４０〜６０Ｋｅｖ
程度でイオン注入のＲｐ（平均飛程距離）が酸化膜界面
もしくはやや酸化膜内に位置することになる。

【００６９】本発明では、縦方向にオフセットを設ける
ため、イオン注入エネルギーを１００〜２００Ｋｅｖに
した。その結果、縦方向に約５０ｎｍ〜２００ｎｍのオ
フセット構造を設けることができた。その様子を図２−
（ｂ），（ｃ）に示す。

【００７０】ソース・ドレイン領域を形成した後は、９
００℃ ３０分の熱処理により不純物を活性化させた。

【００７１】その後、ＰＳＧ６００ｎｍの層間絶縁膜
の形成、→コンタクトの形成、→Ａｌ−Ｓｉ堆積、→Ｐ
ＳＧ保護膜８００ｎｍを形成した。

【００７２】金属配線をＡｌ−Ｓｉにすることで、シリ
コンとコンタクトは良好であった。

【００７３】以下、本実施例により得られたデバイス特
性は、前述の実施態様例で述べたとおりであり、特性は
図７，図８に示す。

【００７４】以上の様に、本発明の縦型オフセットは、
その構造上、ＬＤＤのようなスペーサーを設けるなどと
いう複雑なプロセスを行うことなく、重なり容量が極め
て小さく、かつ高耐圧のＭＯＳ型トランジスタを形成す
ることができた。

【００７５】又、以上述べた製造方法は、その不純物に
より限定されるものではない。従って、ＮＭＯＳであれ
ば砒素など、ＰＭＯＳであればボロンなどでも構わな
い。しかし、砒素はその性質上長いＲｐを得るためには
極めて高い注入エネルギーが必要であることを考える
と、本実施例のような燐が望ましい。

【００７６】（実施例Ａ２）実施例Ａ１においては、一
つの導電型の不純物である燐を用い、イオン注入エネル
ギーを従来よりも高くして、図１及び図２に示すような
縦型オフセット構造を得た。本実施例では、ソース・ド
レインの形成方法を除いては実施例Ａ１とまったく同様
なプロセスである。以下、本実施例のソース・ドレイン
領域の形成方法を述べる。

【００７７】図２−（ａ）の基板に対し、燐を５Ｅ１５
ｃｍ^-2，７０Ｋｅｖでイオン注入する。この基板に対
し、反対導電型であるボロンを５Ｅ１５ｃｍ^-2，３０Ｋ
ｅｖでイオン注入した。この結果、深さ１００ｎｍ、Ｎ
型実効不純物濃度が１Ｅ１６〜１Ｅ１７ｃｍ^-3の低濃度
領域（特許請求の範囲に於けるＡ領域）を形成した。

【００７８】本実施例の作製方法は、オフセット領域を
数百ｎｍと大きく、しかもＡ領域とＢ領域の濃度プロフ
ァイルを急峻な構造にするのに適しており、高耐圧重視
のデバイス構造といえる。オフセット領域のプロファイ
ルは何ら限定されず、実施例Ａ１に示したようなグレー
デッドなものでも本実施例のようなアブラプトなもので
もかまわない。

【００７９】また、本実施例では実効不純物濃度は１Ｅ
１６〜１Ｅ１７ｃｍ^-3と低いものの実際の不純物量は、
１Ｅ１９〜１Ｅ２０ｃｍ^-3程度存在する。この領域では
不純物による散乱が生じ、この効果によってもインパク
トイオン化現象が起きにくくなる。

【００８０】（実施例Ａ３）次に、本発明の実施例Ａ３
を図３を参照しながら説明する。

【００８１】基板濃度５Ｅ１６ｃｍ^-3のシリコンウェハ
（３−１）に対し、マスクアライメントによりソース・
ドレイン領域（３−４）を形成した（図３−（ａ））。

【００８２】イオン注入は、マスク酸化膜５０ｎｍを通
して行ない、イオン種＝砒素ドーズ量＝３Ｅ１５ｃ
ｍ^-2，注入エネルギー＝１００Ｋｅｖで行なった。

【００８３】この後酸化膜を除去し、９５０℃ １２０
ｎｍの低温エピタキシャル成長を施し、図３−（ｂ）に
示す構造を得た。

【００８４】４０ｎｍのＣＶＤ酸化膜形成後、マスクア
ライメントにより多結晶シリコンからなるゲート電極
（３−３）を設け、図３−（ｃ）の構造を得た。エピタ
キシャル層成長は、９５０℃と低温で行う。この結果、
オフセット領域（３−４´）には適度に不純物が拡散
し、不純物濃度は１Ｅ１６〜１Ｅ１７ｃｍ^-3程度とな
る。

【００８５】その後、ＰＳＧ６００ｎｍの層間絶縁膜
の形成、→コンタクトの形成、→Ａｌ−Ｓｉ堆積、→Ｐ
ＳＧ保護膜８００ｎｍを形成した。

【００８６】本実施例の作製方法によれば、実施例Ａ２
より精度良くオフセット領域の不純物濃度を設定するこ
とができる。

【００８７】また、ソース・ドレイン領域がゲート電極
と自己整合的に形成されていないため、重なり容量が気
になるところであるが、ゲートとソース・ドレイン間に
は１００ｎｍの空乏層を介しているため、アライメント
精度が０．２μｍである場合、従来のそれと比較すると
重なり容量は実効的には半分の約０．１μｍ程度であ
る。

【００８８】また、本実施例の製造方法によれば、オフ
セット量はエピタキシャル層の膜厚で決定されるため、
０．５〜１μｍという長いオフセットも可能である。

【００８９】この際、エピタキシャル層に対し、０．５
〜５Ｅ１２ｃｍ^-3のＮ型不純物を導入しても良い。

【００９０】（実施例Ａ４）図４は、本発明の他の実施
例を示す概略断面図である。本実施例では、基板濃度５
Ｅ１６ｃｍ^-3・ＳＯＩ膜厚３００ｎｍのＳＩＭＯＸウェ
ハに、ソース・ドレインのイオン注入条件を除いては、
実施例Ａ１と同様な作製工程を経て図４に示す構造を得
た。

【００９１】図４において、（４−１）はシリコン層、
（４−２）はゲート絶縁膜、（４−３）はゲート電極、
（４−４）は高実効不純物濃度領域（ソース・ドレイン
領域）、（４−４’）は低実効不純物濃度領域（オフセ
ット領域）、（４−５）は下地絶縁膜である。

【００９２】イオン注入条件は、ドーズ量＝５Ｅ１５ｃ
ｍ^-3，注入エネルギー＝１９０Ｋｅｖとし、オフセット
領域を約１５０ｎｍ設けた。

【００９３】本実施例は、ＥＶＦ（電子ビューファイン
ダー）のようなＳＯＩ構造を必要とし、かつ十数ｖｏｌ
ｔの高い駆動電圧を必要とするＣＭＯＳなどに有効であ
る。また、図４の構造はソース・ドレイン領域（４−
４）が下地酸化膜（４−５）まで到達しているため、ド
レイン下の接合容量が低減できる。従って、簡単なプロ
セスにより、耐圧が高く寄生容量の小さいＳＯＩＭＯ
Ｓ型トランジスタが作製できた。

【００９４】（実施例Ａ５）基板濃度５Ｅ１６ｃｍ^-3・
ＳＯＩ膜厚１００ｎｍのＳＩＭＯＸウェハに、ソース・
ドレインのイオン注入条件を除いては、実施例Ａ４と同
様な作製工程をへてＳＯＩＭＯＳ型トランジスタを作
製した。

【００９５】イオン注入条件は、イオン種＝砒素ドー
ズ量＝３Ｅ１６ｃｍ^-2，注入エネルギー＝１５０Ｋｅｖ
とし、約２０〜３０ｎｍの縦型オフセットを有する薄膜
ＳＯＩＭＯＳトランジスタを形成した。

【００９６】（実施例Ａ６）次に、図５，６を用いて本
発明の他の実施例を説明する。本実施例では、従来のＬ
ＤＤ構造と同様な手法を用いて図５に示す構造を得る。

【００９７】図５は、多結晶シリコンからなるゲート電
極（５−３）をマスクに低濃度不純物領域（５−４’）
を形成し、次に高濃度層用のマスク材としてスペーサ
（５−５）を形成したところである。このときの基板濃
度５Ｅ１６ｃｍ^-3・ゲート酸化膜厚＝４０ｎｍである。

【００９８】このゲート電極（５−３）、及びスペーサ
（５−５）をマスク材として、イオン種＝砒素ドーズ
量＝３Ｅ１５ｃｍ^-2，注入エネルギー＝１５０Ｋｅｖの
イオン注入を行なった。

【００９９】従来は、８０〜９０Ｋｅｖ程度でＲｐをゲ
ート酸化膜界面近傍に設定していたが、本発明において
は、注入エネルギー量を高くし、従来のＬＤＤ構造に加
えて約２０〜３０ｎｍの縦方向のオフセットも加え、よ
り一層のホットキャリア耐性を向上させた。

【０１００】図６は、本実施例により得られたＭＩＳ型
トランジスタの断面構造図である。

【０１０１】（実施例Ｂ１）図１１は、本発明の一実施
例による半導体装置を示した平面図（ａ）及び断面図
（ｂ）であり、符号１はｎ型シリコン基板、２は素子を
構成するゲート電極、３は素子を構成するゲート酸化
膜、４は素子を構成するｐ型のソース領域、５はソース
側の端が櫛歯型の形状を有するｐ型のドレイン領域であ
る。また、図に示されるように、ドレイン領域５のソー
ス側端部の辺は、その櫛歯形状から、ゲート幅よりも長
くなっており、かつその一部のみゲート電極下に配置さ
れている。

【０１０２】本実施例では、ドレイン５の形状をこのよ
うに櫛歯型等の曲線状または折れ曲がり線状の、実質的
にゲート幅よりも長い辺にし、その一部分をゲート電極
下に配置することにより、基板、ゲート電極及びソース
電極の電位を０にした状態でソース・ドレイン間に正電
圧Ｖ_DSを印加した際に生じる空乏層幅を、図１４に示し
た従来の構造の装置に比べ小さくすることができ、これ
により短チャネル効果を抑制することができる。

【０１０３】次に、図１２（ａ）〜（ｄ）を用いてその
製造方法について示す。

【０１０４】まず図１２（ａ）に示すように、例えば基
板濃度１０¹⁴〜１０¹⁷ｃｍ^-3程度のｐ型シリコン基板１
上に熱酸化膜６を例えば５００Åの厚さに形成し、耐酸
化性の絶縁膜、例えば窒化ケイ素７を約２０００Å堆積
させ、フィールド領域のパターニングを行なう。

【０１０５】次に図１２（ｂ）に示すように、フィール
ドの選択酸化を例えば７０００Å施し、フィールド酸化
膜８を形成し、窒化膜７、及び酸化膜６を除去し、ゲー
ト酸化膜３を熱酸化により例えば３５０Åの厚さに形成
する。その後、導電性の膜、例えば多結晶シリコンを例
えば５０００Å堆積後不純物を導入し、パターニングす
ることによりゲート電極２を形成し、イオン注入のマス
クとなるレジスト膜９をパターニングする。

【０１０６】図１３は、図１２（ｂ）に示す断面構造の
平面図であり、図１２（ｂ）は図１３のＡ−Ａ´部の断
面構造である。なお、図１３のＢ−Ｂ´部の断面構造は
図１２（ｂ）においてレジスト膜９の除去された形状と
なる。

【０１０７】このようにレジスト膜９をマスクとしてイ
オン注入を、例えばＡ_S で１×１０¹⁶ｃｍ^-2、１００Ｋ
ｅｖの条件で施し、その後レジスト膜９を除去し、熱処
理を例えば１０００℃で１０分行なうことにより、図１
２（ｃ）に示すようにソース領域４とソース側のドレイ
ン端が櫛歯型の形状を有するドレイン領域５を形成す
る。

【０１０８】次に図１２（ｄ）に示すようにＳｉＯ₂ 膜
１０をＣＶＤにより例えば５０００Å堆積させ、その後
パターニングを行なってコンタクト部を開口し、次にＡ
ｌ等を表面に形成後パターニングを行ない、ソース及び
ドレインの電極１１，１２を形成する。

【０１０９】（実施例Ｃ１）以下図面を参照しながら、
本発明の他の実施例について述べるが、本発明は以下の
実施例に限定されることはない。

【０１１０】図１５は、本発明のＳＯＩＭＯＳトラン
ジスタの構造を示す模式的断面図である。

【０１１１】同図において、１０は、支持体としてその
表面が絶縁性の基板である。

【０１１２】この様な絶縁性の基板としては、クォー
ツ、ガラス、サファイア、セラミックス、樹脂等、又
は、半導体基板中に形成された絶縁領域、あるいは半導
体基板や導電性基板の表面に設けられた酸化シリコン、
窒化シリコンなどの絶縁層が用いられ、更には各機能を
もつ素子が形成された基体上に設けられた上記絶縁層等
も適用可能である。

【０１１３】２０は、前記絶縁性の基板１０上に設けら
れた半導体層であり、シリコンを母体とする単結晶層や
非単結晶としての多結晶層微結晶層が用いられる中でも
高キャリア移動度をもつ単結晶シリコン層や多結晶シリ
コン層が好ましい。

【０１１４】３０は、半導体層２０上に設けられた第２
の絶縁層であり、酸化シリコン、窒化シリコン、酸化窒
化シリコン等が用いられる。

【０１１５】４０は、酸化シリコン上に配設された多結
晶シリコンからなるゲート電極である。５０および６０
は、それぞれソースとドレインとして用いられる主電極
領域であり、７０はチャネル領域である。

【０１１６】上述した技術的課題を解決し得る本発明の
好適な実施態様は、第２の絶縁層領域としてのゲート絶
縁膜側から、主電極領域としてのドレイン電極６０の間
にオフセットゲート領域として、シリコンの酸化物領域
８０を設けるような構造にしたものである。

【０１１７】このシリコン酸化物からなる領域８０は、
半導体層の厚さをＴＳＯＩ、シリコン酸化物領域８０の
半導体層の層厚方向の最大長さをＴＯＸとすると、ＴＯ
Ｘ／ＴＳＯＩが０．８以下になるようにシリコン酸化物
領域８０を形成する。

【０１１８】また、シリコンの酸化物領域８０の半導体
層の膜厚方向と垂直に交わる方向の距離は、必要とする
ドレイン耐圧により適時選ばれるが、２μｍでも耐圧は
５０Ｖ以上の値が得られる。

【０１１９】また、シリコンの酸化物領域８０の形状
は、特に限定されるものではないが、不必要な電界集中
を避けるために突起等のない滑らかな形状が望ましい。

【０１２０】このようなシリコンの酸化物領域８０を形
成する方法としては、第２の絶縁層３０の上から酸素の
イオン注入により形成する方法と、局部的に第２の絶縁
層をエッチング除去して酸素イオンを打ち込む方法があ
るが、前者の方が望ましい。

【０１２１】又、酸素のイオン打ち込みをする際に、基
体（ターゲット）の温度を常温にしておくと、半導体層
のシリコンの結晶性が乱れて結晶の回復に８５０℃以上
の後熱処理が必要となり、電気的な特性が不安定にな
る。従って、酸素のイオン注入をするときは、基体（タ
ーゲット）の温度を２００℃以上に加熱しながらイオン
打ち込みをすることにより、シリコンを母体とする半導
体層の結晶性を損なわないで済む。

【０１２２】これは例えば、基体（ターゲット）温度を
１５０℃以下にしてイオン打ち込みをすると、酸化層と
シリコンを母体とする半導体層の境界部に１０⁹ ｃｍ^-2
以上の高密度の転位欠陥を生じて、場合によっては半導
体層下部にまで欠陥を生じさせてしまうことがあり、ド
レイン電流−ドレイン電圧特性が不安定になる。

【０１２３】故に、本発明の実施態様の様に、オフセッ
トを形成するシリコンの酸化物領域を設けることによ
り、シリコンの酸化物領域が小さくても、ＳＯＩＭＯ
Ｓトランジスタの電気的特性を損なうことがなく耐圧が
著しく向上し、しかも高耐圧の駆動用トランジスタ、パ
ワートランジスタを高密度に集積化できるようになる。
以下、図１５を用いて本実施例を、その製造工程に沿っ
て更に説明する。

【０１２４】膜厚２０００ÅのＳＩＭＯＸ基板１０上
に膜厚５００ÅのＬＰＣＶＤ法によるシリコン窒化膜に
よるゲート絶縁膜３０を形成した。

【０１２５】膜厚４０００Åの多結晶シリコンによる
ゲート電極４０を設けた。

【０１２６】ソース５０及びドレイン６０領域に、不
純物として燐（Ｐ⁺ ）を８０Ｋｅｖ・１．５×１０¹⁵ｃ
ｍ^-2でイオン注入した。次に、９００℃ １時間の熱処
理を行ない、高濃度不純物領域を形成した。

【０１２７】層間絶縁膜としてＰＳＧ（燐ガラス）９
０を６０００Å堆積し、ゲート電極４０とドレイン領域
６０の間に１．５μｍ幅のすき間をフォトリソプロセス
により形成して、基体（ターゲット）温度を３００℃と
して酸素イオン（０⁺ ）を１２０Ｋｅｖ・１．２×１０
¹⁶ｃｍでイオン注入した（図１５（ｂ））。

【０１２８】６００℃ ２時間の熱処理を行なった。

【０１２９】コンタクトホールを開け、スパッタ法に
よるＡｌ１００を蒸着し配線とした。

【０１３０】保護膜１１０としてＰＳＧ（燐ガラス）
６０００Åを堆積した。

【０１３１】図１６に、得られたＭＯＳトランジスタの
特性を示す。図中、点線で示した特性は従来のオフセッ
ト構造をとらないＭＯＳトランジスタのものである。従
来６Ｖ程度であった耐圧が２４Ｖまで上がったことがわ
かる。

【０１３２】（実施例Ｃ２）からまでの工程は、実
施例Ｃ１と同様に行なった。

【０１３３】層間絶縁膜としてＰＳＧ（燐ガラス）９
０を６０００Å堆積し、ゲート電極とドレイン領域の間
に１．５μｍ幅のすき間をフォトリソプロセスにより形
成して、基体（ターゲット）温度を６００℃で酸素イオ
ン（０⁺ ）を１２０Ｋｅｖ・１．８×１０¹⁶ｃｍ^-2でイ
オン注入した。

【０１３４】６００℃ ２時間の熱処理を行なった。

【０１３５】コンタクトホールを開け、スパッタ法に
よるＡｌを蒸着し配線とした。

【０１３６】保護膜としてＰＳＧ（燐ガラス）６００
０Åを堆積した。

【０１３７】本実施例では、実施例Ｃ１と比較して耐圧
が３２Ｖに上がった。

【０１３８】（実施例Ｃ３）実施例Ｃ１において、の
工程で、ゲート電極とドレイン領域のすき間を３μｍに
する他は、実施例Ｃ１と同じ工程で作製したＭＯＳトラ
ンジスタの特性を図１７に示した。耐圧は、９０Ｖまで
上がったが、トランジスタオン時のドレイン電流が実施
例Ｃ１の場合より、１／５に下がった。

【０１３９】（実施例Ｄ）次に、本発明の他の実施例に
ついて、以下に説明する。本実施例は、絶縁膜に超微粒
子膜を用いることを特徴とする。

【０１４０】本発明の絶縁膜として用いられる超微粒子
膜は粒径が１０Åから１０００Åまでの範囲の超微粒子
を膜状に堆積させたものである。望ましくは、特開平１
−１００２５８号公報に記載されているような超微粒子
の充填率が５０％以上の、強度及び基板や他の薄膜層へ
の密着性に優れている超微粒子膜を用いる。

【０１４１】次に超微粒子膜を製造する方法について説
明する。図２１は、超微粒子膜形成に用いる装置の一例
を示す図である。

【０１４２】図２１において、ノズル４１を介して超微
粒子発生室４２及び真空室（超微粒子膜堆積室）４３が
連通している。超微粒子を形成する方法としてはノズル
４１より上流側で気相励起して超微粒子発生室４２内で
超微粒子を形成する方法、あるいは、抵抗加熱、電子ビ
ーム加熱、高周波加熱等の加熱手段を具備して、原料物
質の蒸気を発生させて超微粒子を作成する方法のいずれ
の方法もとり得る。

【０１４３】図２１の例では超微粒子発生室４２に原料
ガスとキャリアガスを導入管４４を通して導入し、マイ
クロ波プラズマを発生させて超微粒子を作成しており、
マイクロ波のパワー及び気相励起時の圧力に応じて超微
粒子の形状、大きさ及び結晶性等を容易に制御できる。

【０１４４】本発明においては、各種元素から構成され
た種々の超微粒子を作成する事が出来る。例えば、酸化
物からなる超微粒子を得る場合には、元となる物質また
はその物質の酸化物を原料として用い、ノズルよりも上
流側で気相励起して超微粒子を形成しノズルから噴出さ
せる方法では、気相励起時に酸素ガスを導入する。又、
ノズル内部又はノズルの外側に酸素ガスを導入する手段
を設けても酸化物からなる超微粒子を得ることができ
る。

【０１４５】次に超微粒子の充填率を５０％以上にする
ための方法を説明する。

【０１４６】まず第１に、超微粒子を含むガス流、とり
わけ超微粒子を含むガスビームを作り出す方法として
は、ノズルを介して超微粒子を含むガスを噴出させる方
法が有効である。

【０１４７】ビームを発生させる手段に用いるノズルと
しては、径の小さな平行管もしくは、先細ノズル、縮小
拡大ノズル等があげられるが、その中でも縮小拡大ノズ
ル及び先細ノズルとノズルの下流室出口形状を工夫した
場合には超微粒子を含むガスをビーム化し得ると共に超
音速流とすることが可能であるため特に好ましいもので
ある。

【０１４８】ビームの発生手段として縮小拡大ノズルを
用いた場合を説明する。縮小拡大ノズル４１としては、
図２２（ａ）〜（ｃ）に示した様な様々の形状のものを
用いることができる。

【０１４９】図２２（ａ）は、ノズルのど部４１ｂが、
流入口４１ａから、噴出口４１ａ側にかけてなめらかな
曲線状に絞られており、比較的に小さな面積に、ビーム
を絞って噴出することができる。

【０１５０】また、図２２（ｂ）は、ノズルのど部４１
ｂが、流入口４１ａ側に比較的に寄った位置に形成さ
れ、直線的に噴出口４１ａにつながっているため、比較
的広い面積の基体に噴出させることができる。

【０１５１】また図２２（ｃ）は、更に別の形状のノズ
ルの外観斜視図である。

【０１５２】このビーム発生手段の動作原理は、以下の
通りである。

【０１５３】まず、上流室４２内に原料ガスを供給する
一方、下流室４３の圧力Ｐ₂ を一定値以下、例えば１Ｐ
ａ以下に制御する。他方、上流室４２の圧力Ｐ₁ を一定
値以上、例えば１Ｐａ以上、好ましくは１０Ｐａ以上に
制御して、上流室４２とノズルのど部４１ｂとの圧力比
Ｐ_n ／Ｐ₁ を下記（１）式で与えられる臨界圧力比以下
になるように設定する。

【０１５４】尚、この臨界圧力比を以下のように定義す
る。即ち、ノズルのど部４１ｂで流速が音速に一致する
と、上流室４２の圧力Ｐ₁ とノズルのど部４１ｂの圧力
Ｐ_nとの圧力比Ｒは理想的には次式で表わされる：Ｒ＝［２／（ｒ＋１）］^r/(r-1) …（１）このＲの値を臨界圧力比と呼ぶ。ここでｒは比熱比であ
る。

【０１５５】ノズルのど部の圧力は、のど部にあけられ
た穴（不図示）を通して測定できる。供給された原料
ガスは、上記圧力設定によって生じる圧力差によって上
流室４２から縮小拡大ノズル４１を通過して下流室４３
へと流入する。縮小拡大ノズル４１は、単に上流側と下
流側の圧力差に応じて超微粒子を含むガスを噴出するだ
けでなく、噴出される超微粒子を含むガスの進行方向を
揃えてビーム化するものであり、超微粒子を含むガスは
超音速の流れとして下流室へ最小限の拡散で噴出させる
ことが出来、ビーム化される。この様にして超微粒子を
含むガスをビーム化移送すれば超音速下における高精度
な速度制御により、しかも空間的に独立状態にあるビー
ムとして移送することが出来、例えば下流室４３の基体
４５にのみ超微粒子膜を堆積することができる。

【０１５６】次に超微粒子膜を後から酸化もしくは窒化
する方法を述べる。超微粒子膜は一般的に非常に活性で
あり容易に酸化することができる。超微粒子の粒径が５
０Å以下であれば、酸素雰囲気中２００℃の温度で１時
間程度でほぼ完全に酸化が進行してしまう。また、プラ
ズマ中で酸化あるいは窒化させても良い。また、レーザ
あるいはＸｅランプのような紫外光を酸素雰囲気下で照
射させても容易に酸化させることができる。

【０１５７】このような超微粒子は、半導体表面に熱的
なダメージやプラズマ等の荷電粒子によるダメージを与
えないで、半導体上に堆積させることができ、また超微
粒子のもつ活性により、緻密な絶縁膜を形成し得る。こ
の点が従来の低温で作成したプラズマＣＶＤ法等により
形成した絶縁膜よりすぐれているのである。

【０１５８】また、無機材料の超微粒子膜を形成した後
に酸化あるいは窒化する方法では１００℃以下の低温で
も酸化等させることが可能であり、特に超微粒子の粒径
が５０Å以下と小さい場合には非常に短時間でほぼ完全
に酸化させてしまうことが可能である。

【０１５９】超微粒子膜を酸化あるいは窒化する手段に
プラズマを用いたとしても荷電粒子が直接半導体表面に
ダメージを与えることがなく、通常のプラズマＣＶＤ法
による保護膜の作成よりも優位性がある。

【０１６０】以下、本発明の実施例を具体的に説明す
る。

【０１６１】（実施例Ｄ１）図１９は、本実施例により
作成された、画素ＴＦＴの断面図であり、また図２０
は、本実施例の画素ＴＦＴの作成方法を示す工程図であ
る。

【０１６２】図２０の（ａ）において、３１はガラス基
板、３２，３３はそれぞれソース・ドレイン電極となる
ＩＴＯおよびＡｌである。３６は容量を形成する一方の
透明電極でＩＴＯ層である。これらは、ガラス基板３１
上にＩＴＯ膜をスパッタし、感光性レジストを用いたフ
ォトリソグラフィ工程によりパターニング形成した。

【０１６３】さらにＡｌをスパッタ法で全面に堆積し、
感光性レジストを用いたフォトリソ工程により、ソース
・ドレイン電極部をパターニング形成した。

【０１６４】次に、図２０（ｂ）において半導体層３４
となる水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）３
５００ÅをプラズマＣＶＤ法で全面に堆積した、続いて
感光性レジストを用いたフォトリソ工程により半導体層
を残す所に感光性レジストを残し、さらにこの感光性樹
脂をマスクにして半導体層をＲＩＥによりエッチングし
た後、感光性レジストを剥離した。同時にＴＦＴの素子
分離も行なわれることになる。

【０１６５】次に、図２０（ｃ）において、図２１に示
したような超微粒子膜作成装置を用いてシリコンの超微
粒子を堆積させた。原料ガスとして、ＳｉＨ₄ とＨ₂ の
混合ガスを用い、上流室４２の圧力を４０Ｐａ、下流室
４３の圧力０．２Ｐａに設定した。まず上流室４２内で
ＳｉＨ₄ とＨ₂ の混合ガスをマイクロ波プラズマにより
分解し、（この時のマイクロ波パワーは１８０Ｗであっ
た。）、この分解生成物をノズル４１を介して基体４５
上に膜厚が１２００Åになるように堆積した。

【０１６６】続いて同一装置内でランプ加熱により基体
４５を２００℃に加熱し、下流室４３内にＯ₂ を導入
し、シリコンの超微粒子膜の酸化を行なった。この時Ｏ
₂ の導入量を多くしすぎると、超微粒子膜が粗雑になっ
てしまうため注意が必要である。以上のような方法でゲ
ート絶縁膜および容量膜を形成する超微粒子酸化膜より
なる絶縁膜３５を堆積させた。

【０１６７】次に、図２０（ｄ）において、フォトリソ
グラフィ工程およびＲＩＥ等によるエッチングによりス
ルーホール５１を開けた後に、容量を形成する透明コン
デンサのもう一方の電極であるＩＴＯ膜を堆積し、フォ
トリソグラフィ工程および化学的なエッチングにより容
量部のもう一方の電極３８を形成した。

【０１６８】続いて、ゲート電極３９であるＡｌを蒸着
あるいはスパッタ法により、全面に堆積し、フォトリソ
グラフィ工程およびエッチング工程により形成した。同
時にパッド部電極、上部配線（不図示）の形成も行なっ
た。更にポリイミド樹脂を保護膜として１μｍ塗布して
画素ＴＦＴを得た。

【０１６９】図２３は、このようにして作成されたＴＦ
Ｔの特性を測定した結果を示した図である。また従来の
ＴＦＴでプラズマＣＶＤ法により、ＳｉＯ₂ 膜を１５０
０Å堆積させた場合（基板温度は３００℃）のＴＦＴの
特性を、図２３中に破線で示した。Ｖｔｈのシフトが従
来のものと比較して、非常に小さく０．８Ｖのものが得
られた。（従来は３．３Ｖであった。）（実施例Ｄ２）実施例Ｄ１と同様に、Ｓｉ超微粒子を１
５００Å堆積させた後、プラズマＣＶＤ装置にサンプル
を移し、基板温度を１５０℃、Ｎ₂ とＨ₂ の混合ガス雰
囲気下でプラズマ窒化を行なった。

【０１７０】図２４に、このようにして得られたゲート
絶縁膜のＴＦＴ素子について、実施例Ｄ１と同様にＶｇ
−Ｉｄ特性を測定した結果を示した。Ｖｔｈは１．３Ｖ
であり従来のプラズマ窒化膜（基板温度２５０℃）のも
のより、０．８〜１．５Ｖ低い値が得られた。

【０１７１】（実施例Ｄ３）本発明の画素ＴＦＴを液晶
ディスプレイのアクティブマトリックス素子に応用した
場合の例を示す。

【０１７２】図２５に示したような大型の超微粒子膜作
成装置を用いてＳｉの超微粒子を１２００Å堆積させ
た。図２５において４１Ａ，４１Ｂ，４１Ｃはそれぞれ
ノズルである。また、４２は上流室、４３は下流室、４
５は基体である。

【０１７３】続いて、Ｏ₂ 雰囲気下で基板温度を２００
℃まで加熱して酸化を行った。

【０１７４】図２６に本発明のアクティブマトリックス
素子の液晶ディスプレーを駆動するための回路の等価回
路を示す。８２が画素ＴＦＴである。また８３がノイズ
低減のために設けられた画素部の透明コンデンサであ
る。８８は垂直シフトレジスタ、８７は水平シフトレジ
スタであり、本実施例では外付けで実装されている。

【０１７５】図２７は本発明の液晶ディスプレーの模式
的平面図である。

【０１７６】このようにして得られた液晶ディスプレー
は、３Ｖの駆動電圧でも動作可能であり、低消費電力用
液晶ディスプレーにも応用可能である。

【０１７７】

【発明の効果】（効果Ａ）本発明によれば、従来、横方
向にとっていたＯＦＦＳＥＴを縦方向のＯＦＦＳＥＴ構
造にすることで、縦方向固有の電界緩和、特にスペ
ーサを必要としないため、簡単な工程で形成することが
可能、イオン注入法を用いることで、自己整合的かつ
平坦な縦ＯＦＦＳＥＴ構造を得ることができる。

【０１７８】縦方向にＯＦＦＳＥＴがあるため、ゲー
トとソース・ドレイン間の寄生容量を小さくすることが
できる。

【０１７９】従来技術（ＬＤＤ，ＤＤＤ）と融合可能
であるため、より一層の改善を実現できる。

【０１８０】というような効果を得ることができ、ホッ
トキャリア耐圧および耐圧に優れたＭＩＳ型電界効果ト
ランジスタを提供することができる。

【０１８１】（効果Ｂ）また以上説明したように、ＭＯ
Ｓトランジスタ等の絶縁ゲート型トランジスタのドレイ
ン部分のソース側の形状を櫛歯型等の曲線または折れ曲
がり曲線形状にし、その一部分のみゲート電極下に配置
することにより、短チャンネルによる欠点を抑制できる
効果が得られる。

【０１８２】これにより、従来のように、ＭＯＳトラン
ジスタのパラメータ（ゲート酸化膜、ソース・ドレイン
の接合深さ基板濃度）を変えることなく、ゲート長の小
さい高速のＭＯＳトランジスタ及びそれを有する微細化
された半導体装置を形成することが可能となる。

【０１８３】（効果Ｃ）また、本発明によれば、絶縁基
板上の半導体層に形成された電界効果トランジスタにお
いて、ゲート・ドレイン間にオフセット領域を酸素のイ
オン注入法で形成することにより、ドレイン接合部の電
界強度を弱めることができる。

【０１８４】更には、オフセット領域を形成するシリコ
ンの酸化物を作る際に、イオン注入時にターゲット温度
を２００℃以上にして酸素イオンを注入することによ
り、結晶のダメージを抑えることができる。

【０１８５】詳しく述べるならば、ゲート・ドレイン間
に酸素イオンを局部的に注入することにより、２μｍ以
下のオフセット領域を形成することができる。しかも、
酸素のイオン注入時にターゲット（基板）の温度を２０
０℃以上に上げておくことにより、ゲート・ドレイン
間、特にドレイン端近傍が、注入直後でも非晶質化して
おらず、その後の熱処理で結晶性の自己修復が可能とな
った。そのために、微細化による高モビリティ及び低寄
生容量といった良好な特性を維持したＳＯＩＭＯＳト
ランジスタが得られる。

【０１８６】更に、上記トランジスタは、次のような各
種装置に搭載されて優れた性能が発揮される。それは、
上記トランジスタと、上記トランジスタにより駆動され
る液晶セルとを有する電子回路装置や高電圧をスイッチ
ングすることが必要なパワートランジスタと論理・演算
回路をモノリシックに組み込んだ電子回路素子等であ
る。

【０１８７】この様に、オフセット領域として、シリコ
ンの酸化物領域を設けることにより、小さなオフセット
領域でも、ＳＯＩＭＯＳトランジスタの電気的特性を
損なうことなく耐圧が著しく向上し、しかも高耐圧の駆
動用トランジスタ、パワートランジスタを高密度に集積
化できるようになる。

【０１８８】（効果Ｄ）また、本発明によれば、薄膜ト
ランジスタや薄膜トランジスタを用いたアクティブマト
リックス素子などの半導体装置の絶縁膜に超微粒子膜を
使用することにより、薄膜半導体層あるいは下地電極層
にダメージを与えることなく絶縁膜を作成でき、良好な
特性の薄膜半導体装置を提供することができる。

【０１８９】また無機材料の超微粒子膜がキャパシタン
スを形成する容量膜としても使用できるため、ゲート絶
縁膜と容量膜を同時に作成することもできるようにな
る。

【０１９０】このように、超微粒子膜を半導体膜に対す
るゲート絶縁膜、あるいは、キャパシタンスを形成する
容量膜として用いることにより、ＴＦＴの薄膜半導体層
の性能を損なうことなく、信頼性に優れた薄膜半導体装
置が提供できる。

【図面の簡単な説明】

【図１】本発明の特徴を最もよく表わしたＭＩＳ型トラ
ンジスタの断面構造図

【図２】実施例Ａ１の製作工程及びＭＩＳ型トランジス
タの断面構造図

【図３】実施例Ａ３の製作工程及びＭＩＳ型トランジス
タの断面構造図

【図４】実施例Ａ４により作製されたＭＩＳ型トランジ
スタの断面構造図

【図５】実施例Ａ６の製作工程途中の断面構造図

【図６】実施例Ａ６により作製されたＭＩＳ型トランジ
スタの断面構造図

【図７】本発明のＭＩＳ型トランジスタと従来のＬＤＤ
ＭＩＳ型トランジスタの基板電流比較

【図８】本発明のＭＩＳ型トランジスタと従来のＬＤＤ
ＭＩＳ型トランジスタのＯＮ特性比較

【図９】従来の横型ＬＤＤＭＩＳ型トランジスタの断
面構造図

【図１０】従来の縦型ＯＦＦＳＥＴＭＩＳ型トランジ
スタの断面構造図

【図１１】本発明を実施したＭＯＳトランジスタの平面
図（ａ）及び断面図（ｂ）である

【図１２】実施例の製造方法を示した断面図

【図１３】図１２（ｂ）の平面図

【図１４】従来のＭＯＳトランジスタ平面図（ａ）及び
断面図（ｂ）である

【図１５】本発明であるＳＯＩトランジスタの構造を示
す図

【図１６】本発明の製造工程により作成されたＳＯＩ
ＭＯＳトランジスタのデバイス特性（Ｉ_d −Ｖ_d 特性）

【図１７】本発明の他の実施例により作成されたＳＯＩ
ＭＯＳトランジスタのデバイス特性（Ｉ_d −Ｖ_d 特
性）

【図１８】従来のＳＯＩトランジスタのソース・ドレイ
ン領域の構造を示す図

【図１９】本発明による薄膜半導体装置（画素ＴＦＴ）
の断面図

【図２０】本発明による薄膜半導体装置の作成方法示す
工程図

【図２１】超微粒子膜を形成するために用いる装置の例
を示す図

【図２２】超微粒子膜作成装置に用いるノズルの例を示
す図

【図２３】ＴＦＴの特性を示す図（（ゲート電圧）Ｖ_g
−（ドレイン電流）Ｉ_d 曲線）

【図２４】本発明の実施例Ｄ２のＴＦＴの特性を示す図

【図２５】超微粒子膜を形成するために用いる大型装置
を示す図

【図２６】液晶駆動回路

【図２７】液晶表示素子の模式図

【図２８】従来の画素ＴＦＴの構造を示す断面図

【符号の説明】

（符号Ａ）（１−１）（２−１）（３−１）（４−１）（５−１）
（６−１）（９−１）（１０−１）シリコン層（１−２）（２−２）（３−２）（４−２）（５−２）
（６−２）（９−２）（１０−２）ゲート絶縁膜（１−３）（２−３）（３−３）（４−３）（５−３）
（６−３）（９−３）（１０−３）ゲート電極（１−４´）（２−４´）（３−４´）（４−４´）
（５−４´）（６−４´）（９−４´）（１０−４’）
低実効不純物濃度領域（ＯＦＦＳＥＴ領域）（１−４）（２−４）（３−４）（４−４）（６−４）
（９−４）高実効不純物濃度領域（ソース・ドレイ
ン領域）（３−５）エピタキシャル層（４−５）下地絶縁膜（５−５）（６−５）（９−５）サイドウォール
（スペーサ）（符号Ｂ）１基板２ゲート電極３ゲート酸化膜４ソース領域５ドレイン領域（符号Ｃ）２１，１０絶縁性基板２２，２０絶縁基板上のシリコン層２３，３０ゲート絶縁膜（ＳｉＯ₂ ）２４，４０ゲート電極（多結晶シリコン）２５，２６，５０，６０，ソース・ドレイン領域７０チャネル領域８０酸素のイオン注入により形成された酸化物層９０層間絶縁膜（ＰＳＧ）１００金属配線（ＡＬ）１１０保護膜（ＰＳＧ）（符号Ｄ）３１光透光性基板（ガラス基板）３２ソース電極３３ドレイン電極３４薄膜半導体層３５超微粒子膜３６透明電極（コンデンサの下部電極）３７容量膜３８透明電極（コンデンサの上部電極）３９ゲート電極５１スルーホール５５ゲート絶縁膜４１ノズル４１ｂノズルのど部４２超微粒子発生室（上流室）４３真空室（下流室）４４ガス導入管８１液晶セル８２画素ＴＦＴ８３大容量コンデンサ８４信号配線８５バッファ容量部８６水平スイッチングＴＦＴ８７水平シフトレジスタ８８垂直シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体層に第２導電型から
なるソース・ドレイン領域を有し、該第１導電型半導体
層の第１主表面に絶縁膜を介し、かつソース・ドレイン
領域の間に位置するゲート電極を有したＭＩＳ型電界効
果トランジスタを構成する半導体装置において、前記ソース・ドレイン領域は、実効不純物濃度が高いＢ
領域と、該Ｂ領域より低い実効不純物濃度を有し、かつ該Ｂ領域
と前記第１主表面との間に配置されたＡ領域との、少な
くとも２つの領域を有して構成されることを特徴とする
半導体装置。
【請求項２】前記Ａ領域とＢ領域とが、異なる導電型
不純物を有することを特徴とする請求項１に記載の半導
体装置。
【請求項３】請求項１に記載の半導体装置の製造方法
において、前記ソース・ドレイン領域は、イオン注入法により形成
されることを特徴とする半導体装置の製造方法。
【請求項４】絶縁ゲート型トランジスタを内在する半
導体装置において、前記絶縁ゲート型トランジスタのドレイン領域のソース
側端部が、曲線又は折れ曲がり線形状の、実質的にゲー
ト幅より長い辺を有し、かつ該辺により構成される前記
端部の一部分のみがゲート電極下に配置されることを特
徴とする半導体装置。
【請求項５】前記ドレイン領域のソース側端部の辺
が、櫛歯形状となっており、該櫛歯の一部分のみがゲー
ト電極下に配置されることを特徴とする請求項４に記載
の半導体装置。
【請求項６】絶縁基板上の半導体層に形成された電界
効果トランジスタにおいて、ゲート・ドレイン間に、シリコン酸化物からなるオフセ
ットゲート領域を有することを特徴とする半導体装置。
【請求項７】請求項６に記載の半導体装置の製造方法
において、オフセットゲート領域を、酸素のイオン注入法により形
成したことを特徴とする半導体装置の製造方法。
【請求項８】前記酸素のイオン注入を、ターゲット温
度を２００℃以上で行なうことを特徴とした請求項７に
記載の半導体装置の製造方法。
【請求項９】少なくとも半導体層と電極層と絶縁層と
を備えた薄膜半導体装置において、前記絶縁層の少なくとも一部が、無機材料の超微粒子膜
からなることを特徴とする半導体装置。
【請求項１０】前記超微粒子膜からなる絶縁層が、電
界効果トランジスタのゲート絶縁膜に用いられているこ
とを特徴とする請求項９に記載の半導体装置。
【請求項１１】前記超微粒子膜からなる絶縁層が、キ
ャパシタンスを形成する誘電体層に用いられていること
を特徴とする請求項９に記載の半導体装置。
【請求項１２】前記無機材料がシリコンであることを
特徴とする請求項９に記載の半導体装置。
【請求項１３】請求項９に記載の半導体装置の製造方
法において、前記超微粒子膜を、無機材料の酸化物あるいは窒化物の
超微粒子を、基体に直接付着させて作成することを特徴
とする半導体装置の製造方法。
【請求項１４】前記超微粒子膜を、未酸化又は未窒化
の無機材料の超微粒子膜を酸化または窒化させて形成す
ることを特徴とする請求項１３に記載の半導体装置の製
造方法。
【請求項１５】前記無機材料がシリコンである請求項
１３又は１４に記載の半導体装置の製造方法。