JP2009212110A - トランジスタおよびその製造方法 - Google Patents
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Abstract
【解決手段】デプレッション型トランジスタが、第1導電型の半導体基板と、半導体基板の表面に形成された第2導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第2導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第2導電型層がソース/ドレイン領域となり、ソース/ドレイン領域は、更に、第2導電型層と半導体基板の表面との間に形成された第1導電型層を含む。
【選択図】図1
Description
ウエル領域1には、チャネル領域10を挟んで、カウンタドープ層2に重なるようにN−注入層(エクステンション層)5が設けられ、ソース/ドレイン領域を形成している。ソース/ドレイン領域の上にはコンタクト7が設けられている。
図1は、全体が100で表される、本実施の形態1にかかるMOS型トランジスタの断面図である。
トランジスタ100は、例えばシリコンからなる半導体基板(図示せず)に形成された、P型ウエル領域1を有する。P型ウエル領域1の不純物濃度は、例えば1×1012/cm3である。ウエル領域1の表面側には、N型のカウンタドープ層2が形成されている。カウンタドープ層2の不純物濃度は、例えば1×1013/cm3以上、1×1014/cm3以下であり、通常のエクステンション領域より1桁程度、不純物濃度が低くなっている。カウンタドープ層2の上には、例えば酸化シリコンからなるゲート絶縁膜3を介してゲート電極4が設けられている。ゲート電極4は、例えば多結晶シリコンからなる。更に、ゲート電極4の側壁を覆うように、例えば酸化シリコンからなるサイドウォールスペーサ6が設けられている。ゲート電極4の下部のカウンタドープ層2が、チャネル領域10となる。
ここでは、ウエル領域1の不純物濃度は2つのピークを持つように2回のイオン注入で形成したが、不純物濃度は深さ方向に一定としても構わない(実施の形態2においても同じ)。
トランジスタ100を利用したレベルシフタ回路では、素子数の低減、耐圧の向上が可能となる。また、動作的にはダイナミック動作をスタティック動作にする(電源30Vをそのまま伝えることができる)ことができる。
図6は、全体が200で表される、本発明に実施の形態2にかかるトランジスタの断面図である。図6中、図1と同一符号は、同一または相当箇所を示す。
Claims (7)
- デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第2導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第2導電型層がソース/ドレイン領域となり、
該ソース/ドレイン領域は、更に、該第2導電型層と該半導体基板の表面との間に形成された第1導電型層を含むことを特徴とするトランジスタ。 - デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第2導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第2導電型層がソース/ドレイン領域となり、
該第2導電型層の不純物濃度が、該半導体基板の表面に向かって漸次低くなることを特徴とするトランジスタ。 - デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該チャネル領域を挟んでその両側に延びた該カウンタドープ層がソース/ドレイン領域となることを特徴とするトランジスタ。 - 上記半導体基板は、第1導電型のウエル領域を含むことを特徴とする請求項1〜3のいずれかに記載のトランジスタ。
- 上記カウンタドープ層の、第2導電型の不純物濃度が、1×1013/cm3以上で、1×1014/cm3以下であることを特徴とする請求項1〜3のいずれかに記載のトランジスタ。
- デプレッション型トランジスタの製造方法であって、
第1導電型の半導体基板を準備する工程と
該半導体基板の表面に、第2導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第2導電型の注入層と、該カウンタドープ層より浅い第1導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース/ドレイン領域とする工程を含み、
第1導電型の注入層を形成することにより、該カウンタドープ層の表面近傍が、第2導電型から第1導電型に反転することを特徴とするトランジスタの製造方法。 - デプレッション型トランジスタの製造方法であって、
第1導電型の半導体基板を準備する工程と
該半導体基板の表面に、第2導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第2導電型の注入層と、該カウンタドープ層より浅い第1導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース/ドレイン領域とする工程を含み、
第1導電型の注入層を形成することにより、該カウンタドープ層の表面近傍の第2導電型の不純物濃度を低くすることを特徴とするトランジスタの製造方法。
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JP2008050438A JP2009212110A (ja) | 2008-02-29 | 2008-02-29 | トランジスタおよびその製造方法 |
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