JPH06151839A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06151839A JPH06151839A JP31623592A JP31623592A JPH06151839A JP H06151839 A JPH06151839 A JP H06151839A JP 31623592 A JP31623592 A JP 31623592A JP 31623592 A JP31623592 A JP 31623592A JP H06151839 A JPH06151839 A JP H06151839A
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- JP
- Japan
- Prior art keywords
- type
- region
- concentration region
- low
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高い電源電圧で使用しても特性が慶事的に変
動されることがないオフセット構造のＭＯＳトランジス
タを得る。 【構成】 ＭＯＳトランジスタのソース・ドレインを、
Ｐ型の半導体基板１に形成された深いＮ型の低濃度領域
５と、この低濃度領域５内に形成された浅いＰ型領域９
と、この浅いＰ型領域内に形成されてＮ型低濃度領域５
にまで達するＮ型の高濃度領域６とを備え、このＮ型高
濃度領域６からソース・ドレインの各電極８を引き出す
ように構成する。これにより、ホットキャリアは基板中
の深い位置で発生し、基板表面の絶縁膜へ注入される確
率が小さくなり、トランジスタ特性の経時的変動が抑え
られる。
動されることがないオフセット構造のＭＯＳトランジス
タを得る。 【構成】 ＭＯＳトランジスタのソース・ドレインを、
Ｐ型の半導体基板１に形成された深いＮ型の低濃度領域
５と、この低濃度領域５内に形成された浅いＰ型領域９
と、この浅いＰ型領域内に形成されてＮ型低濃度領域５
にまで達するＮ型の高濃度領域６とを備え、このＮ型高
濃度領域６からソース・ドレインの各電極８を引き出す
ように構成する。これにより、ホットキャリアは基板中
の深い位置で発生し、基板表面の絶縁膜へ注入される確
率が小さくなり、トランジスタ特性の経時的変動が抑え
られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＯＳ型電界効果トランジスタの構造に関する。
ＭＯＳ型電界効果トランジスタの構造に関する。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（以下Ｍ
ＯＳＦＥＴと略す）で構成されるＩＣ、いわゆるＭＯＳ
ＩＣは年々素子集積度が高くなっており、これに伴っ
て、従来外付けしていた部品をＩＣ内部に取込む努力が
続けられている。その際に、入出力用として耐圧の高い
トランジスタが必要なことが多い。ところで、５Ｖ以下
の電源電圧で駆動される通常のＭＯＳＦＥＴと、耐圧の
高いトランジスタを同一のＩＣに作り込む場合、耐圧の
高いトランジスタをオフセット構造のＭＯＳＦＥＴで作
ると、製造プロセスの整合性が良いことが知られてい
る。
ＯＳＦＥＴと略す）で構成されるＩＣ、いわゆるＭＯＳ
ＩＣは年々素子集積度が高くなっており、これに伴っ
て、従来外付けしていた部品をＩＣ内部に取込む努力が
続けられている。その際に、入出力用として耐圧の高い
トランジスタが必要なことが多い。ところで、５Ｖ以下
の電源電圧で駆動される通常のＭＯＳＦＥＴと、耐圧の
高いトランジスタを同一のＩＣに作り込む場合、耐圧の
高いトランジスタをオフセット構造のＭＯＳＦＥＴで作
ると、製造プロセスの整合性が良いことが知られてい
る。
【０００３】Ｎチャネル型のオフセット構造のＭＯＳＦ
ＥＴの一例を図３の断面図に示す。同図において、１は
Ｐ型半導体基板、２は素子分離用のシリコン酸化膜、３
はゲート絶縁膜、４はゲート電極である。このゲート電
極４を用いた自己整合的なイオン注入により、ソース・
ドレインのＮ型低濃度領域５を形成する。更に、フォト
リソグラフィ技術を用いてゲート電極４から若干後退さ
れた前記Ｎ型低濃度領域５内にイオン注入を行い、ソー
ス・ドレインのＮ型高濃度領域６を形成する。なお、７
は層間絶縁膜、８は金属電極である。こうして得られた
二重構造のドレインではゲート電極４の近い部分のソー
ス・ドレインの不純物濃度が低いので、電界強度が緩和
されて信頼性か向上する。加えて、内側に高濃度領域が
存在するので、ドレイン領域の抵抗が極端に大きくなる
ことはない。これにより、直接抵抗を極端に大きくする
ことなく、信頼性のある耐圧の高いＭＯＳＦＥＴを得る
ことができる。
ＥＴの一例を図３の断面図に示す。同図において、１は
Ｐ型半導体基板、２は素子分離用のシリコン酸化膜、３
はゲート絶縁膜、４はゲート電極である。このゲート電
極４を用いた自己整合的なイオン注入により、ソース・
ドレインのＮ型低濃度領域５を形成する。更に、フォト
リソグラフィ技術を用いてゲート電極４から若干後退さ
れた前記Ｎ型低濃度領域５内にイオン注入を行い、ソー
ス・ドレインのＮ型高濃度領域６を形成する。なお、７
は層間絶縁膜、８は金属電極である。こうして得られた
二重構造のドレインではゲート電極４の近い部分のソー
ス・ドレインの不純物濃度が低いので、電界強度が緩和
されて信頼性か向上する。加えて、内側に高濃度領域が
存在するので、ドレイン領域の抵抗が極端に大きくなる
ことはない。これにより、直接抵抗を極端に大きくする
ことなく、信頼性のある耐圧の高いＭＯＳＦＥＴを得る
ことができる。
【０００４】
【発明が解決しようとする課題】この従来のオフセット
構造のＭＯＳＦＥＴは、通常のＭＯＳＦＥＴと比較する
と、耐圧が高く信頼性もある。しかし、それでも例えば
電源電圧が２０Ｖを越える場合に使用することは非常に
難しい。このような電圧では例えオフセット構造をとっ
ていてもホットキャリアの発生量が大きく、これがゲー
ト絶縁膜中やドレイン領域上の絶縁膜中へ注入されて、
トランジスタの特性を経時的に変動させてしまうのであ
る。本発明の目的は、高い電源電圧での使用が可能なＭ
ＯＳトランジスタの構造を提供することにある。
構造のＭＯＳＦＥＴは、通常のＭＯＳＦＥＴと比較する
と、耐圧が高く信頼性もある。しかし、それでも例えば
電源電圧が２０Ｖを越える場合に使用することは非常に
難しい。このような電圧では例えオフセット構造をとっ
ていてもホットキャリアの発生量が大きく、これがゲー
ト絶縁膜中やドレイン領域上の絶縁膜中へ注入されて、
トランジスタの特性を経時的に変動させてしまうのであ
る。本発明の目的は、高い電源電圧での使用が可能なＭ
ＯＳトランジスタの構造を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、第１導電型半
導体基板の表面に形成されたゲート絶縁膜及びゲート電
極と、このゲート電極の両側の前記半導体基板に形成さ
れた深い第２導電型の低濃度領域と、この低濃度領域内
に形成された浅い第１導電型領域と、この浅い第１導電
型領域内に形成されて前記第２導電型の低濃度領域にま
で達する第２導電型の高濃度領域とを備え、この第２導
電型の高濃度領域からソース・ドレインの各電極を引き
出すように構成する。
導体基板の表面に形成されたゲート絶縁膜及びゲート電
極と、このゲート電極の両側の前記半導体基板に形成さ
れた深い第２導電型の低濃度領域と、この低濃度領域内
に形成された浅い第１導電型領域と、この浅い第１導電
型領域内に形成されて前記第２導電型の低濃度領域にま
で達する第２導電型の高濃度領域とを備え、この第２導
電型の高濃度領域からソース・ドレインの各電極を引き
出すように構成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の断面図である。第１導電
型、例えばＰ型半導体基板１上に選択的に厚膜のシリコ
ン酸化膜２を形成して素子領域を分離する。このシリコ
ン酸化膜２により画成された素子領域にはゲート絶縁膜
３とゲート電極４を所要パターンに形成する。このゲー
ト電極４の両側には、高加速エネルギのイオン注入とそ
の後の熱処理によって、深い第２導電型例えばＮ型低濃
度領域５と、低加速エネルギのイオン注入とその後の熱
処理によって浅いＰ型拡散領域９が自己整合的に形成さ
れる。そして、このＰ型拡散領域９の内側の選択された
領域にイオン注入を行い、さらに熱処理を行って前記Ｎ
型低濃度領域５に達するＮ型高濃度領域６を形成してい
る。なお、全面に層間絶縁膜７が形成され、これに開設
されたコンタクトホールを通して前記Ｎ型高濃度領域６
に金属電極８が接続されている。
る。図１は本発明の一実施例の断面図である。第１導電
型、例えばＰ型半導体基板１上に選択的に厚膜のシリコ
ン酸化膜２を形成して素子領域を分離する。このシリコ
ン酸化膜２により画成された素子領域にはゲート絶縁膜
３とゲート電極４を所要パターンに形成する。このゲー
ト電極４の両側には、高加速エネルギのイオン注入とそ
の後の熱処理によって、深い第２導電型例えばＮ型低濃
度領域５と、低加速エネルギのイオン注入とその後の熱
処理によって浅いＰ型拡散領域９が自己整合的に形成さ
れる。そして、このＰ型拡散領域９の内側の選択された
領域にイオン注入を行い、さらに熱処理を行って前記Ｎ
型低濃度領域５に達するＮ型高濃度領域６を形成してい
る。なお、全面に層間絶縁膜７が形成され、これに開設
されたコンタクトホールを通して前記Ｎ型高濃度領域６
に金属電極８が接続されている。
【０００７】この構造のＭＯＳＦＥＴでは、トランジス
タの動作状態においては、ゲート電極４の直下に生成さ
れる反転層を通ったキャリアは、Ｎ型低濃度領域５へ流
入する。この際、電界が最も強くなる位置は、Ｎ型低濃
度領域５の濃度によって変わり得るが、濃度を適正化す
ることにより、Ｐ型半導体基板１中の深い箇所になるよ
うに設定することができる。このように設定すると、電
界が最も強い領域で発生したホットキャリアは、Ｐ型半
導体基板１の表面へ達するまでに散乱を受けてエネルギ
ーの多くを失い、ゲート絶縁膜３中へ注入される確率が
小さくなる。これにより、高い電源電圧で使用しても、
ＭＯＳＦＥＴのオン電流や閾値の経時的な変動が小さく
なり、信頼性を向上させることができる。
タの動作状態においては、ゲート電極４の直下に生成さ
れる反転層を通ったキャリアは、Ｎ型低濃度領域５へ流
入する。この際、電界が最も強くなる位置は、Ｎ型低濃
度領域５の濃度によって変わり得るが、濃度を適正化す
ることにより、Ｐ型半導体基板１中の深い箇所になるよ
うに設定することができる。このように設定すると、電
界が最も強い領域で発生したホットキャリアは、Ｐ型半
導体基板１の表面へ達するまでに散乱を受けてエネルギ
ーの多くを失い、ゲート絶縁膜３中へ注入される確率が
小さくなる。これにより、高い電源電圧で使用しても、
ＭＯＳＦＥＴのオン電流や閾値の経時的な変動が小さく
なり、信頼性を向上させることができる。
【０００８】本発明の第２の実施例の断面図を図２に示
す。この実施例では、Ｎ型低濃度領域５を形成する際
に、斜め方向からのイオン注入を行っているので、Ｎ型
低濃度領域５がゲート電極４の下にまで延在している。
このため、直列抵抗が小さくなっている。また、Ｎ型低
濃度領域５を厚く形成する分、電流密度が小さくなり、
ホットキャリアの発生量が抑えられて信頼性もより向上
する。なお、本発明はＮ型の半導体基板にＰチャネル型
のＭＯＳトランジスタを構成する場合も同じである。
す。この実施例では、Ｎ型低濃度領域５を形成する際
に、斜め方向からのイオン注入を行っているので、Ｎ型
低濃度領域５がゲート電極４の下にまで延在している。
このため、直列抵抗が小さくなっている。また、Ｎ型低
濃度領域５を厚く形成する分、電流密度が小さくなり、
ホットキャリアの発生量が抑えられて信頼性もより向上
する。なお、本発明はＮ型の半導体基板にＰチャネル型
のＭＯＳトランジスタを構成する場合も同じである。
【０００９】
【発明の効果】以上説明したように本発明は、ソース・
ドレイン領域を第２導電型の低濃度領域と、この領域内
に形成した第１導電型の浅い領域と、この第１導電型の
領域内に形成して第２導電型の低濃度領域に達する第２
導電型の高濃度領域とで構成し、この高濃度領域にドレ
イン電極を配置しているので、ドレインへ流入したキャ
リアは半導体基板表面から離れた箇所を通り、ホットキ
ャリアの発生する位置も半導体基板中の深い領域にな
る。このため、発生したホットキャリアは半導体基板表
面に達するまでに散乱を受けてエネルギーの多くを失
い、ゲート絶縁膜等へ注入される確率が小さくなる。こ
れにより、高い電源電圧で使用しても、ＭＯＳＦＥＴの
オン電流や閾値の経時的な変動が小さくなり、信頼性を
向上させることができる。
ドレイン領域を第２導電型の低濃度領域と、この領域内
に形成した第１導電型の浅い領域と、この第１導電型の
領域内に形成して第２導電型の低濃度領域に達する第２
導電型の高濃度領域とで構成し、この高濃度領域にドレ
イン電極を配置しているので、ドレインへ流入したキャ
リアは半導体基板表面から離れた箇所を通り、ホットキ
ャリアの発生する位置も半導体基板中の深い領域にな
る。このため、発生したホットキャリアは半導体基板表
面に達するまでに散乱を受けてエネルギーの多くを失
い、ゲート絶縁膜等へ注入される確率が小さくなる。こ
れにより、高い電源電圧で使用しても、ＭＯＳＦＥＴの
オン電流や閾値の経時的な変動が小さくなり、信頼性を
向上させることができる。
【図１】本発明の第１実施例の断面図である。
【図２】本発明の第２実施例の断面図である。
【図３】従来のＭＯＳトランジスタの断面図である。
１ Ｐ型半導体基板 ３ ゲート絶縁膜 ４ ゲート電極 ５ Ｎ型低濃度領域 ６ Ｎ型高濃度領域 ８ 金属電極 ９ Ｐ型拡散領域
Claims (1)
- 【請求項１】 第１導電型半導体基板の表面に形成され
たゲート絶縁膜及びゲート電極と、このゲート電極の両
側の前記半導体基板に形成された深い第２導電型の低濃
度領域と、この低濃度領域内に形成された浅い第１導電
型領域と、この浅い第１導電型領域内に形成されて前記
第２導電型の低濃度領域にまで達する第２導電型の高濃
度領域とを備え、この第２導電型の高濃度領域からソー
ス・ドレインの各電極を引き出すように構成したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31623592A JPH06151839A (ja) | 1992-10-31 | 1992-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31623592A JPH06151839A (ja) | 1992-10-31 | 1992-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151839A true JPH06151839A (ja) | 1994-05-31 |
Family
ID=18074825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31623592A Pending JPH06151839A (ja) | 1992-10-31 | 1992-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212110A (ja) * | 2008-02-29 | 2009-09-17 | Renesas Technology Corp | トランジスタおよびその製造方法 |
-
1992
- 1992-10-31 JP JP31623592A patent/JPH06151839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212110A (ja) * | 2008-02-29 | 2009-09-17 | Renesas Technology Corp | トランジスタおよびその製造方法 |
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