JP2003077937A

JP2003077937A - 電界効果トランジスタ及びその製造方法

Info

Publication number: JP2003077937A
Application number: JP2001270547A
Authority: JP
Inventors: Takasumi Oyanagi; 孝純大柳; Tokuo Watanabe; 篤雄渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-09-06
Filing date: 2001-09-06
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】ゲート電極の中心に対して対称なＭＯＳ電界
効果トランジスタの耐圧を劣化させず微細化を可能にす
ること。【解決手段】ゲート電極１０３と対称的にゲートオー
バーラップ構造の電界緩和層１０７Ａ、１０７Ｂを有す
るＭＯＳ電界効果トランジスタにおいて、当該電界緩和
層１０７Ａ、１０７Ｂがゲート電極１０３とオーバーラ
ップする長さＬＬを少なくとも０.１５μｍにしたも
の。【効果】ゲート絶縁膜１０２によるフィールドプレー
ト効果により空乏層内の電界が更に緩和されるので、ゲ
ート長が少なくでき、更に微細化を図ることができる
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧のＭＯＳ電
界効果トランジスタに係り、特にメモリセルの書込回路
と消去回路に好適なＭＯＳ電界効果トランジスタに関す
る。

【０００２】

【従来の技術】半導体メモリの一種にフラッシュメモリ
があるが、この場合、メモリセルの書込み消去には１０
Ｖ程度より高い電圧を印加する必要があり、このため、
１０Ｖ程度以上の耐圧のＭＯＳ電界効果トランジスタ
(ＭＯＳＦＥＴ)が必要である。

【０００３】ここで、耐圧が１０〜３０Ｖ程度のＭＯＳ
電界効果トランジスタとしては、ＬＤＤ(Lightly Doped
Drain)構造を用いたものが知られており、この場合、
ドレイン電極に接する高濃度層の端を、耐圧の程度に応
じて、ゲート絶縁膜から離して配置することにより、耐
圧を高めている。

【０００４】ところで、通常、Ｎ型チャネルＭＯＳ電界
効果トランジスタは、ソース電極を接地電位にした上で
ドレイン電極には正の電圧を印加して使用し、Ｐ型チャ
ネルＭＯＳ電界効果トランジスタの場合は、ドレイン電
極を接地電位にし、ソース電極に正の電圧を印加して使
用している。

【０００５】しかし、このときＮ型チャネルＭＯＳ電界
効果トランジスタについては、ドレイン電極が接地電位
でソース電極に正の電圧が印加でき、Ｐ型チャネルＭＯ
Ｓ電界効果トランジスタの場合は、ソース電極が接地電
位でドレイン電極には正の電圧が印加できるデバイス構
造にすれば、用途が更に大きく広がる。つまり、ＭＯＳ
電界効果トランジスタの場合、用途によっては、ゲート
電極に対して対称になったデバイス構造が求められる。

【０００６】そこで、ソース領域とドレイン領域の双方
の高濃度層端を等しくゲート電極から離すことにより、
デバイス構造に対称性を確保しながら高耐圧を得るよう
にしたＬＤＤ構造のＭＯＳ電界効果トランジスタが従来
から知られていた。

【０００７】一方、このような高耐圧を得るためは、い
わゆるパンチスルーストッパー層を有するＭＯＳ電界効
果トランジスタも、従来から提案されている。そこで、
このパンチスルーストッパー層を有する従来のＭＯＳ電
界効果トランジスタの一例について、図６により説明す
る。

【０００８】この図６の従来例は、図示のように、Ｐ型
ウエル領域１０１Ｐの一方の面(図では上面)にソース領
域とドレイン領域になる高濃度Ｎ型層(Ｎ⁺層)１５０
Ａ、１５０Ｂと、Ｎ型の電界緩和層１０７Ａ、１０７Ｂ
を形成し、その上にゲート電極１０３と電極１１Ａ、１
１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方を
ソース電極とし、他方をドレイン電極とする対称型のＭ
ＯＳ電界効果トランジスタが形成されるようにしたもの
である。

【０００９】このとき、Ｐ型ウエル領域１０１Ｐは、所
定の濃度のＰ型Ｓｉ基板、又は任意の導電型のＳｉ基板
にボロンなどのＰ型不純物イオンをイオン注入したもの
で、高濃度Ｎ型層１５０Ａ、１５０Ｂは、このＰ型ウエ
ル領域１０１Ｐにヒ素を高濃度にドーピングして形成さ
れ、Ｎ型の電界緩和層１０７Ａ、１０７Ｂは、ヒ素を所
定の濃度でドーピングして形成されている。

【００１０】ゲート電極１０３は、リンをドーピングし
たＮ型ポリシリコン膜及びタングステンシリサイド膜を
順次積み重ねて形成したもので、シリコン酸化膜のゲー
ト絶縁膜１０２を介してＰ型ウエル領域１０１Ｐの一方
の面に設けてある。ここで、ゲート電極１０３の幅(ゲ
ート長)をＬで示してある。

【００１１】電極１１Ａ、１１Ｂは、何れもアルミニウ
ムなどの金属膜で形成され、Ｐ型ウエル領域１０１Ｐの
上で、夫々ゲート電極１０３の側端部から対称的に離れ
た状態で、ゲート電極１０３の両側にある高濃度Ｎ型層
１５０Ａ、１５０Ｂの上に設けてあり、これらにより、
夫々ソース電極とドレイン電極が形成されるようになっ
ている。

【００１２】ここで、１０４はシリコン酸化膜の側壁
で、この側壁１０４は、図示のように電極１１Ａ、１１
Ｂから離れた状態で、ゲート電極１０３の両側端面に、
ゲート絶縁膜１０２の両側端面も含めて形成されてい
る。

【００１３】このとき、各々の高濃度Ｎ型層１５０Ａ、
１５０Ｂは、Ｐ型ウエル領域１０１Ｐの表面で、電極１
１Ａ、１１Ｂと側壁１０４の下面には接しているが、ゲ
ート酸化膜１０２の下には届かないようにして形成し、
電界緩和層１０７Ａ、１０７Ｂは、各々の高濃度Ｎ型層
１５０Ａ、１５０Ｂから延長された形でゲート絶縁膜１
０２の下面に接するようにして形成してある。

【００１４】そして、１０８がパンチスルーストッパー
層で、このパンチスルーストッパー層１０８は、Ｐ型ウ
エル領域１０１Ｐにボロンなどを高濃度でドーピングす
ることにより高濃度Ｐ型層(Ｐ⁺層)として形成され、こ
のとき、図示のように、ゲート絶縁膜１０２の下面にだ
け接し、電界緩和層１０７Ａ、１０７Ｂには接しないよ
うにして形成されている。

【００１５】この図６に示したＭＯＳ電界効果トランジ
スタの従来例の場合、パンチスルーストッパー層１０８
により、電圧を加えたときの空乏層の広がりが抑制され
るので、耐圧が向上される。また、この結果、ゲート長
Ｌも短縮でき、微細化にも対応できる。

【００１６】次に、図７は別の従来例で、電界緩和層１
０７Ａ、１０７Ｂを深くし、各々の高濃度Ｎ型層１５０
Ａ、１５０Ｂの下側にまで延びているようにしたもの
で、その他の構成は、パンチスルーストッパー層１０８
を備えている点も含めて、図６の従来例と同じである。

【００１７】従って、この図７の従来例でも、パンチス
ルーストッパー層１０８により、電圧を加えたときの空
乏層の広がりが抑制されるので、耐圧が向上され、ゲー
ト長Ｌも短縮でき、微細化に対応できる。

【００１８】なお、この種の技術に関連する公知例とし
ては、例えば特開平６−２０４４６９号、特開平３−６
８６９号、特開平３−１９５０６３号の各公報を挙げる
ことができる。

【００１９】

【発明が解決しようとする課題】上記従来技術は、多様
化するＭＯＳ電界効果トランジスタの微細化要求に配慮
がされているとはいえず、メモリチップに適用した場合
の高集積化に不満が残るという問題があった。

【００２０】すなわち、従来技術では、ＭＯＳ電界効果
トランジスタの微細化要求に一応応えてはいるが、メモ
リセルの微細化は更に進むので、フラッシュメモリ全体
のチップサイズに占める高耐圧ＭＯＳ電界効果トランジ
スタの割合も多くなってしまうので、高集積化に不満が
残ってしまうのである。

【００２１】本発明は、微細化と高耐圧化の両立が更に
図れるようにしたゲート電極に対称的なＭＯＳ電界効果
トランジスタの提供と製造方法の提供を目的とするもの
である。

【００２２】

【課題を解決するための手段】上記目的は、ソース領域
とドレイン領域にゲートオーバーラップ構造の電界緩和
層を備えた対称型ＭＯＳ電界効果トランジスタにおい
て、前記ソース領域とドレイン領域の電界緩和層が、夫
々ゲート電極の端部の直下からゲート電極の中心に向け
て、少なくとも０.１５μｍ入り込んでいるようにする
ことにより達成される。

【００２３】同じく上記目的は、ソース領域とドレイン
領域にゲートオーバーラップ構造の電界緩和層を備え、
前記ソース領域とドレイン領域の間でゲート電極の中心
付近にパンチスルーストッパー層が備えられている対称
型ＭＯＳ電界効果トランジスタにおいて、前記ソース領
域とドレイン領域の電界緩和層が、夫々ゲート電極の端
部の直下からゲート電極の中心に向けて、少なくとも
０.１５μｍ入り込んでいるようにしても達成される。

【００２４】更に上記目的は、ソース領域とドレイン領
域にゲートオーバーラップ構造の電界緩和層を備え、前
記ソース領域とドレイン領域の間でゲート電極の中心付
近にパンチスルーストッパー層が備えられている対称型
ＭＯＳ電界効果トランジスタにおいて、前記パンチスル
ーストッパー層の表面に、このパンチスルーストッパー
層と反対導電型の層が設けられているようにしても達成
される。

【００２５】また、上記目的は、ソース領域とドレイン
領域にゲートオーバーラップ構造の電界緩和層を備え、
前記ソース領域とドレイン領域の間でゲート電極の中心
付近にパンチスルーストッパー層が備えられている対称
型ＭＯＳ電界効果トランジスタにおいて、前記電界緩和
層の表面に、この電界緩和層と反対導電型の層が設けら
れているようにしても達成される。

【００２６】同じく上記目的は、第一導電型の半導体基
板又は任意の導電型の半導体基板中に形成した第一導電
型によるウエル領域と、該半導体基板上に形成したゲー
ト絶縁膜と、該ゲート絶縁膜上に形成したゲート電極
と、前記ゲート電極の横側に形成したソース電極とドレ
イン電極と、前記ソース電極に接する第二導電型のソー
ス領域と、前記ドレイン電極に接する第二導電型のドレ
イン領域とを備えた電界効果トランジスタの製造方法に
おいて、ゲート絶縁膜形成前の半導体基板に、第一導電
型の不純物イオンをイオン注入し、最終的には当該ゲー
ト絶縁膜に接した状態になるようにして第一導電型のパ
ンチスルーストッパー層を形成する工程と、ゲート絶
縁膜形成前の半導体基板に、第二導電型の不純物イオン
をイオン注入し、最終的には当該ゲート絶縁膜端よりゲ
ート中心方向に０.１５μｍ入り込んだ状態になるよう
にして第二導電型の電界緩和層を形成する工程と、ゲー
ト絶縁膜及びゲート電極を形成する工程と、前記ゲート
絶縁膜及びゲート電極の側端面に絶縁膜による側壁を形
成する工程と、ゲート電極及び前記側壁をマスクとし
て、基板全面に第二導電型の高濃度の不純物層を形成す
る工程とを有することによっても達成される。

【００２７】例えば、ドレイン電極に電圧を加えると、
ドレイン領域側の電界緩和層−基板(又はウエル領域)間
に形成された空乏層が広がっていくとともに、空乏層内
での電界が上昇してアバランシェ降伏する。ソース−ド
レイン間距離が十分長い場合においては、上述の空乏層
内での電界上昇によるアバランシェ降伏が起こるが、ソ
ース−ドレイン間距離が短いと、空乏層内での電界上昇
が臨界値を迎える前に広がった空乏層がソース領域の電
界緩和層に達してしまうパンチスルーにより急激に電流
が流れ始める。

【００２８】ところが、本発明のようにゲート電極に接
し、かつゲート電極の中心に対して対称に配置した第二
導電型の電界緩和層には接しないように、前記第一導電
型の基板領域またはウエル領域よりも高濃度の第一導電
型のパンチスルーストッパー層を形成しておくと、ドレ
イン領域の電界緩和層−基板間に形成された空乏層が広
がる際、パンチスルーストッパー層によりその広がりを
抑制できるため、パンチスルーストッパー層をもうけな
かった場合と比較して、ソース−ドレイン間距離、すな
わちゲート長を短くすることができる。

【００２９】従来技術では、チャネル領域のシリコン基
板に基板と導電型の不純物を深くイオン注入すること
で、ドレイン耐圧を向し、ショートチャンネル効果を防
止する技術が知られているが、本発明で想定しているよ
うな１０Ｖ程度以上の電圧が加わる用途では、電界緩和
層とパンチスルーストッパー層が接するように構成する
と、その接合の空乏層が広がりづらくなるため、耐圧向
上は見込めない。すなわち、電界緩和層に接しないよう
に、パンチスルーストッパー層を形成する必要がある。

【００３０】また、本発明の特徴としてソース領域とド
レイン領域は、ゲート電極の中心に対して対称に配置す
るため、回路構成上の自由度が広がる。

【００３１】一方、パンチスルーストッパー層に関して
は、ソース領域とドレイン領域がゲート電極の中心に対
して対称に配置していることから、ゲート中心に対して
対称になるように形成することが本発明で想定している
ようなＮ型チャネルＭＯＳ電界効果トランジスタにおい
てソース電極に電源電圧を加える、またはＰ型チャネル
ＭＯＳ電界効果トランジスタに置いてソース電極を接地
電位にするなどの用途においては理想であるが、空乏層
の広がりを抑制するのが主用途であるため、ゲート中心
に対して対称に形成するのに限定される必要はない。

【００３２】以上、パンチスルーストッパー層をゲート
酸化膜に接し、電界緩和層には接しないようにすること
により、ＭＯＳ電界効果トランジスタがゲート中心に対
して対称構造でかつゲート長を微細化でき、このとき、
更に電界緩和層をゲート絶縁膜端面から０.１５μｍ以
上入り込ませることで、電界緩和層−高濃度層間距離を
広げた効果にゲート絶縁膜による電界緩和の効果が加わ
り、耐圧の向上と、ゲート長の微細化が可能になった。

【００３３】

【発明の実施の形態】以下、本発明について、図示の実
施の形態により詳細に説明する。まず、図１は、本発明
の第１の実施形態で、本発明をＮ型チャネルＭＯＳ電界
効果トランジスタとして具現した場合の一実施形態であ
る。

【００３４】そして、この図１の実施形態は、Ｐ型ウエ
ル領域１０１Ｐの一方の面(図では上面)に、一方がソー
ス領域として使用されたときは他方がドレイン領域にな
る高濃度Ｎ型層(Ｎ⁺層)１５０Ａ、１５０Ｂと、Ｎ型の
電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲー
ト電極１０３と電極１１Ａ、１１Ｂを設け、これによ
り、電極１１Ａ、１１Ｂの一方をソース電極とし、他方
をドレイン電極とする対称型のＭＯＳ電界効果トランジ
スタが形成されるようにしたもので、ここで、図６で説
明した従来例と同じ符号を付した部分は、この図１でも
同じ部分に対応する。

【００３５】そして、この図１において、ＬＬで示され
ている長さ(寸法)は、電界緩和層１０７Ａ、１０７Ｂ
が、ゲート絶縁膜１０２の端部、つまりゲート電極１０
３の端部から、その中心に向かって入り込んでいる部分
の長さのことである。

【００３６】ここで、このように電界緩和層１０７Ａ、
１０７Ｂがゲート絶縁膜１０２の端部から中心に向かっ
て入り込んでいる構造は、ゲートオーバーラップ構造と
呼ばれているが、本発明の実施形態では、このゲートオ
ーバーラップ構造における長さＬＬについて、少なくと
も０.１５μｍにしてある。

【００３７】従って、この実施形態が、図６で説明した
従来例と異なる点は、図示のようにパンチスルーストッ
パー層が設けられていない点と、ゲートオーバーラップ
構造における長さＬＬについて、それが０.１５μｍ以
上に設定されている点が特徴なので、以下、この点につ
いて説明する。

【００３８】この実施形態は、耐圧クラスが１５〜３０
Ｖ程度のＭＯＳ電界効果トランジスタを対象とし、この
ため、ソース領域とドレイン領域を形成する電界緩和層
１０７Ａ、１０７Ｂをゲート電極１０３の端部から、夫
々ゲートの中心方向に向かって０.１５μｍ以上延在さ
せ、ＬＬ≧０.１５μｍとしたものである。

【００３９】このとき、各高濃度Ｎ型層１５０Ａ、１５
０Ｂの端部が、ゲート絶縁膜１０２の端部、つまりゲー
ト電極１０３の端部に一致させてあり、従って、図示の
寸法ＬＬは、各高濃度Ｎ型層１５０Ａ、１５０Ｂの端部
から、対応する各電界緩和層１０７Ａ、１０７Ｂの端部
までの長さ、つまり各電界緩和層１０７Ａ、１０７Ｂ自
体の長さと同じになる。

【００４０】そして、このように、０.１５μｍ以上延
在させた結果、電界緩和層と高濃度層間の距離が広がる
だけでなく、ゲート絶縁層により電界緩和され、耐圧が
向上するので、ゲート長の微細化ができるのであるが、
その理由について以下に説明する。

【００４１】ここで、図２は、電界緩和層を有するＭＯ
Ｓ電界効果トランジスタについて、その電界緩和層端か
ら高濃度層端まで間の距離による耐圧の変化を表わした
特性図で、電界緩和層と高濃度層とが重なっている状態
のときを横軸の０にし、このときの耐圧を基準にした耐
圧の変化をΔＢＶで示したものである。

【００４２】そして、実線１は、高濃度層端の位置をゲ
ート絶縁膜端面に一致させ、ここに固定した状態で、こ
こから電界緩和層をゲート絶縁膜端面下に入り込ませた
場合の特性を示し、破線２は、電界緩和層位置をゲート
絶縁膜端面に一致させ、固定した状態で、高濃度層の先
端をゲート絶縁膜から離した場合の特性を示したもので
あり、従って、図１における長さＬＬは、実線１の特性
における横軸の寸法になる。

【００４３】この図２に表わされているように、電界緩
和層と高濃度層の距離が０.１μｍの場合は、実線１の
特性と破線２の特性の差は小さいが、０.１μｍを越え
ると差が生じ、実線１の特性の方が断然大きな耐圧にな
ってゆくことが判る。

【００４４】この理由は、次の通りで、ｎＭＯＳトラン
ジスタを例に説明すると、まず、ドレイン電圧が印加さ
れると、電界緩和層と基板間に空乏層が形成され広がっ
てゆく。一方、ここで形成された空乏層の上には、ゲー
ト絶縁膜を介してゲート電極があり、接地電位にある
り、ドレイン電極からみると、ゲート電位は低い。

【００４５】そのため、空乏層内に残存する電子は、こ
の電位が低いゲート電極の影響で反発されるため、空乏
層内での電子の総量が少なくなると共に、空乏層内に広
がってしまうという、いわゆるフィールトプレート効果
により、空乏層内の電界が緩和され、この結果、耐圧の
向上が得られることになるのである。

【００４６】このとき、電界緩和層をゲート絶縁膜端よ
り０.１５μｍ以上ゲート電極の中心方向に入り込ませ
たゲートオーバーラップ構造によれば、上述した効果が
顕著に見えはじめ、大きな電界緩和効果が発揮され、耐
圧の大幅な向上が得られるのである。

【００４７】従って、この実施形態によれば、微細化と
高耐圧化の両立が更に図れ、この結果、同じ耐圧のデバ
イスでもゲート長を短くすることができ、ＭＯＳ電界効
果トランジスタの微細化を充分に得ることができる。

【００４８】ところで、上記実施形態では、Ｎ型チャネ
ルＭＯＳ電界効果トランジスタの場合について説明した
が、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チ
ャネルＭＯＳ電界効果トランジスタにも同様に適用でき
ることは言うまでもない。

【００４９】次に、図３は、本発明をパンチスルースト
ッパー層を有するＭＯＳ電界効果トランジスタに適用し
た場合の一実施形態で、この図３でも、図１と同じ符号
は同じ部分に対応する。

【００５０】ここで、この図３の実施形態は、図６で説
明した従来例に本発明を適用したものに相当し、リンや
ヒ素などでドーピングされたＮ型のソース領域とドレイ
ン領域として形成された電界緩和層１０７が共にゲート
絶縁膜１０２の端部からゲート中心に向かって０.１５
μｍ以上入り込んだ形、すなわち、図中の長さＬＬが
０.１５μｍ以上あり、且つ、ボロンなどでドーピング
されたＰ型のパンチスルーストッパー層１０８が電界緩
和層１０７に接触しないように形成されていることを特
徴としている。

【００５１】従って、この図３の実施形態によれば、電
界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート
電極の中心方向に入り込ませたゲートオーバーラップ構
造による耐圧向上と相俟って、パンチスルーストッパー
層による耐圧向上も得られるので、これらの電界緩和効
果が重畳された結果、更なるゲート長の微細化を得るこ
とができる。

【００５２】なお、この実施形態の場合も、半導体の導
電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電
界効果トランジスタにも同様に適用できることは言うま
でもない。

【００５３】ところで、この図３のパンチスルーストッ
パー層を有する実施形態の場合、後述するように、例え
ばリンなどのＮ型層で形成されたパンチスルーストッパ
ー層の表面に、例えばボロンなどによるＰ型層を形成す
ることにより、しきい値電圧を所望の値に調整するよう
にしても良い。

【００５４】同じく、Ｎ型チャネルＭＯＳ電界効果トラ
ンジスタにおいても、ゲート電極としてＰ型の多結晶シ
リコン膜を使用する場合などにおいても、例えばボロン
などのＰ型層で形成されたパンチスルーストッパー層の
表面にリンで形成するＮ型層を形成し、しきい値電圧を
所望の値にすることもできる。

【００５５】そこで、このようにした本発明の他の実施
形態について、図４により説明すると、この実施形態
は、本発明をＰ型チャネルＭＯＳ電界効果トランジスタ
として実施したもので、Ｎ型ウエル領域１０１Ｎの一方
の面(図では上面)にソース領域とドレイン領域になる高
濃度Ｎ型層(Ｐ⁺層)１５０Ａ、１５０Ｂと、Ｐ型の電界
緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電
極１０３と電極１１Ａ、１１Ｂを設け、これにより、電
極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレ
イン電極とする対称型のＰ型チャネルＭＯＳ電界効果ト
ランジスタが形成されるようにしたものである。

【００５６】Ｎ型ウエル領域１０１Ｎは、所定の濃度の
Ｎ型Ｓｉ基板、又は任意の導電型のＳｉ基板にリンなど
のＮ型不純物イオンをイオン注入したもので、高濃度Ｐ
型層１５０Ａ、１５０Ｂは、このＮ型ウエル領域１０１
Ｎにボロンを高濃度にドーピングして形成され、Ｐ型の
電界緩和層１０７Ａ、１０７Ｂは、ボロンを所定の濃度
でドーピングして形成されている。

【００５７】ゲート電極１０３は、リンをドーピングし
たＮ型ポリシリコン膜及びタングステンシリサイド膜を
順次積み重ねて形成したもので、シリコン酸化膜のゲー
ト絶縁膜１０２を介してＮ型ウエル領域１０１Ｎの一方
の面に設けてある。

【００５８】電極１１Ａ、１１Ｂは、何れもアルミニウ
ムなどの金属膜で形成され、Ｎ型ウエル領域１０１Ｎの
上で、夫々ゲート電極１０３の側端部から対称的に離れ
た状態で、ゲート電極１０３の両側にある高濃度Ｐ型層
１５０Ａ、１５０Ｂの上に設けてあり、これらにより、
夫々ソース電極とドレイン電極が形成されるようになっ
ている。

【００５９】ここで、１０４はシリコン酸化膜の側壁
で、この側壁１０４は、図示のように電極１１Ａ、１１
Ｂから離れた状態で、ゲート電極１０３の両側端面に、
ゲート絶縁膜１０２の両側端面も含めて形成されてい
る。

【００６０】このとき、各々の高濃度Ｐ型層１５０Ａ、
１５０Ｂは、Ｎ型ウエル領域１０１Ｎの表面で、電極１
１Ａ、１１Ｂと側壁１０４の下面には接しているが、ゲ
ート酸化膜１０２の下には届かないようにして形成し、
電界緩和層１０７Ａ、１０７Ｂは、各々の高濃度Ｎ型層
１５０Ａ、１５０Ｂから延長された形でゲート絶縁膜１
０２の下面に接するようにして形成してある。

【００６１】また、パンチスルーストッパー層１０８
は、Ｎ型ウエル領域１０１Ｎにリンなどを高濃度でドー
ピングした高濃度Ｎ型層(Ｎ⁺層)として形成され、この
とき、図示のように、ゲート絶縁膜１０２の下面にだけ
接し、電界緩和層１０７Ａ、１０７Ｂには接しないよう
にして形成されている。

【００６２】そして、この実施形態では、パンチスルー
ストッパー層１０８の表面に、更にボロンなどをドーピ
ングして形成させたＰ型層１１０が設けてあり、これ
が、この実施形態の特徴であり、その他、電界緩和層１
０７Ａ、１０７Ｂが、ゲート絶縁膜１０２の端部から入
り込んでいるゲートオーバーラップ構造になっていて、
長さＬＬについて、少なくとも０.１５μｍにしてある
点は、図３の実施形態と同じである。

【００６３】次に、この図４の実施形態の作用について
説明すると、ここで、まず、このようなＭＯＳ電界効果
トランジスタにおけるパンチスルーストッパー層は、ゲ
ート絶縁膜の下面に位置するようにしてある。

【００６４】従って、Ｐ型チャネルＭＯＳ電界効果トラ
ンジスタにおけるパンチスルーストッパー層として、こ
の実施形態のように、リンをドーピングした高濃度Ｎ型
層によるパンチスルーストッパー層１０８を用いた場
合、デバイス形成過程の熱処理工程において、ゲート絶
縁膜とＳｉ基板の表面にリンが偏斥してしまい、この結
果、表面のリン濃度が著しく高まって、しきい値電圧が
高くなってしまうため、実用上、ほとんど使用に耐えな
くなる。

【００６５】しかるに、この実施形態によれば、パンチ
スルーストッパー層１０８の表面にＰ型層１１０が形成
されていて、チャネル領域の見かけ上のリン濃度が低く
されているので、しきい値電圧が上昇してしまう虞れを
無くすことができ、Ｐ型チャネルＭＯＳ電界効果トラン
ジスタを容易に得ることができる。

【００６６】ところで、現在、ＭＯＳ電界効果トランジ
スタのゲート電極材料としては、主にリンを多量に添加
した多結晶シリコン膜や、その上にタングステンシリサ
イド膜を積んだ積層構造膜が用いられているが、このと
き、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合、
そのチャネル領域の表面にＰ型層を形成させると、その
仕事関数差により電流が流れるようになるチャネルが、
Ｓｉ表面から少し内部に入ったところに形成されるとい
う、いわゆる埋め込みチャネル型のＭＯＳ電界効果トラ
ンジスタを形成することができる。

【００６７】この実施形態は、Ｐ型チャネルＭＯＳ電界
効果トランジスタの場合について説明したが、ここで
も、半導体の導電型をＰ型とＮ型で入替えれば、Ｎ型チ
ャネルＭＯＳ電界効果トランジスタにも同様に適用でき
ることは言うまでもない。

【００６８】次に、図５により、更に本発明の別の実施
形態について説明すると、この図５は、本発明をＮ型チ
ャネルＭＯＳ電界効果トランジスタとして具現した場合
の一実施形態で、ここでも同じ符号は図３の同じ部分に
対応する。

【００６９】従って、この図５の実施形態も、図３の実
施形態と同じく、リンやヒ素などでドーピングされたＮ
型の電界緩和層１０７Ａ、１０７Ｂが、共にゲート絶縁
膜１０２の端部からゲート中心に向かって０.１５μｍ
以上入り込んだ形、すなわち、図中の長さＬＬが０.１
５μｍ以上あり、且つ、ボロンなどでドーピングされた
Ｐ型のパンチスルーストッパー層１０８が電界緩和層１
０７に接触しないように形成されている点は同じであ
る。

【００７０】しかして、この図５の実施形態では、更に
高濃度Ｎ型層１５０Ａ、１５０Ｂの表面と、電界緩和層
１０７Ａ、１０７Ｂの表面の一部にボロンなどをドーピ
ングし、これにより、ゲート絶縁膜１０２に一部が接触
するようにして、Ｐ型層１０９Ａ、１０９Ｂを形成させ
てある点が特徴である。

【００７１】本発明で想定しているような５Ｖ以上の電
圧をドレイン電極又はソース電極に印加した場合、絶縁
膜からなる側壁１０４を設け、これにより高濃度Ｎ型層
１５０Ａ、１５０Ｂをゲート絶縁膜１０２から離して形
成しているが、これでも、かなりの電圧がゲート絶縁膜
１０２に直接かかってしまう。

【００７２】このとき、この実施形態では、ゲート絶縁
膜１０２に接触するようにして、各電界緩和層１０７
Ａ、１０７Ｂの表面に、これら電界緩和層とは逆の導電
型であるＰ型層１０９Ａ、１０９Ｂが形成してあるの
で、ここに空乏層が形成されるため電界が緩和され、こ
れによりゲート絶縁膜１０２に直接かかる電圧を減じる
ことができる。

【００７３】従って、この図５の実施形態によれば、更
に、ゲート耐圧も高くすることができ、電界緩和層をゲ
ート絶縁膜端より０.１５μｍ以上ゲート電極の中心方
向に入り込ませたゲートオーバーラップ構造による耐圧
向上と相俟って、パンチスルーストッパー層による耐圧
向上も得られるので、これらの電界緩和効果が重畳され
た結果、更なるゲート長の微細化を得ることができる。

【００７４】なお、この実施形態は、Ｎ型チャネルＭＯ
Ｓ電界効果トランジスタの場合について説明したが、こ
こでも、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ
型チャネルＭＯＳ電界効果トランジスタにも適用できる
ことは言うまでもない。

【００７５】次に、本発明に係るＭＯＳ電界効果トラン
ジスタの製造方法について、以下に説明すると、まず図
８は、図３で説明したＮ型チャネルＭＯＳ電界効果トラ
ンジスタの製造方法の一実施形態で、ここでも図１と同
じ符号は、同じ部分に対応する。

【００７６】まず、図８(a)に示したように、Ｐ型のＳ
ｉ基板、又は任意の導電型のＳｉ基板を用意し、これに
ボロンイオンなどのＰ型不純物イオンをイオン注入し、
所定の熱処理を施こすことにより、Ｐ型のウエル領域１
０１Ｐを形成する。

【００７７】次いでフォトレジスト２０１を所望の領域
に塗布し、所定の露光処理と現像処理を行った後、３０
ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、リンやヒ素
などのＮ型不純物イオン２００を基板中に注入し、５Ｅ
１２／ｃｍ²〜５Ｅ１３／ｃｍ² 程度のドーズ量の高濃
度Ｎ型領域１０７Ａ、１０７Ｂを形成する。そして、イ
オン注入後、フォトレジスト２０１を除去する。

【００７８】このとき、図３で説明したように、ソース
領域とドレイン領域を形成する電界緩和層１０７Ａ、１
０７Ｂを、ゲート電極１０３の端部から夫々ゲートの中
心方向に向かって０.１５μｍ以上延在させ、ＬＬ≧０.
１５μｍとする条件が達成されるように、フォトレジス
ト２０１の幅Ｗを所定寸法に定めておく。

【００７９】次に、図８(b)に示したように、再度フォ
トレジスト２０３を塗布後、所望の領域に開口が得られ
るように露光、現像処理を施し、次いでボロンやＢＦ₂
などのＰ型不純物イオン２０２を３０ｋｅＶ〜１００ｋ
ｅＶ程度のエネルギーで５Ｅ１２／ｃｍ²〜５Ｅ１３／
ｃｍ² 程度のドーズ量でイオン注入し、Ｐ型層からなる
パンチスルーストッパー層１０８を形成する。そして、
このイオン注入後、フォトレジスト２０３を除去する。

【００８０】次いで、図８(c)に示すように、シリコン
酸化膜を熱酸化法により数ｎｍ〜数１０ｎｍの厚さに形
成した後、リンを高濃度に添加したポリシリコン膜とタ
ングステンシリサイド膜を１００ｎｍ〜１０００ｎｍの
厚さに堆積した後、所望のゲート長が得られるように、
ポリシリコン膜とタングステンシリサイド膜の積層構造
膜及びシリコン酸化膜の一部をドライエッチング法によ
り加工し、ゲート絶縁膜１０２とゲート電極１０３を得
る。

【００８１】次に、図８(d)に示すように、シリコン酸
化膜をＣＶＤ法により数１００ｎｍの厚さに堆積後、こ
のシリコン酸化膜を、ドライエッチング法によりエッチ
ングすることにより、ゲート電極１０２の端面にシリコ
ン酸化膜による側壁１０４を形成する。

【００８２】そして、この後、図８(e)に示すように、
１Ｅ１５／ｃｍ²〜１Ｅ１６／ｃｍ²程度のドーズ量にな
るように、１０ｋｅＶ〜８０ｋｅＶ程度のエネルギーで
ヒ素イオン２０４をイオン注入し、同図(f)に示すよう
に、高濃度Ｎ型層１５０を形成する。この後、適当な熱
処理を施してから、層間絶縁膜１０と、ソース電極又は
ドレイン電極となる電極１１Ａ、１１Ｂを、公知の技術
により順次形成し、Ｎ型チャネルＭＯＳ電界効果トラン
ジスタを得るのである。

【００８３】なお、この図８の実施形態は、Ｎ型チャネ
ルＭＯＳ電界効果トランジスタの場合について示した
が、伝導型を逆にすればＰ型チャネルＭＯＳ電界効果ト
ランジスタにも同様に適用できる。

【００８４】次に、同じく図３で説明したＮ型チャネル
ＭＯＳ電界効果トランジスタの製造方法の他の一実施形
態について、図９により説明する。なお、ここでも図１
と同じ符号は、同じ部分に対応する。

【００８５】まず、図９(a)に示すように、Ｐ型半導体
基板、又は任意の導電型の半導体基板中にボロンイオン
などのＰ型不純物イオンを注入し、その後、適当な熱処
理を施して形成したＰ型ウエル領域１０１Ｐ上に、数ｎ
ｍ〜数１０ｎｍの厚さのシリコン酸化膜によるゲート絶
縁膜１０２と、リンを多量に添加したポリシリコン膜と
タングステンシリサイド膜による１０数ｎｍ〜数１００
ｎｍの厚さの積層構造膜によるゲート電極１０３を形成
する。

【００８６】次に、図９(b)に示すように、フォトレジ
スト２０３を塗布後、所望の領域に開口が得られるよう
に露光、現像処理を施した後、ボロンやＢＦ₂ などのＰ
型不純物イオン２０２を５０ｋｅＶ〜５００ｋｅＶ程度
のエネルギーで、５Ｅ１２／ｃｍ２／ｃｍ²〜５Ｅ１３
／ｃｍ² 程度のドーズ量のイオンを注入し、Ｐ型領域か
らなるパンチスルーストッパー層１０８を形成する。

【００８７】次いで、図９(c)に示すように、シリコン
基板に対して０°〜４５°程度の角度傾いた方向から、
３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１
２／ｃｍ²〜５Ｅ１３／ｃｍ² 程度のドーズ量になるよ
うに、リンやヒ素などのＮ型不純物イオン２００のイオ
ン注入を行い、これにより、ゲート絶縁膜１０２の端部
から更に中に入り込むようにして、Ｎ型層からなる電界
緩和層１０７Ａ、１０７Ｂを形成する。

【００８８】このときも、図３で説明したように、ゲー
ト電極１０３の端部から夫々ゲートの中心方向に向かっ
て入り込む電界緩和層１０７Ａ、１０７Ｂの長さが０.
１５μｍ以上になるように、Ｎ型不純物イオン２００の
注入を行い、ＬＬ≧０.１５μｍとする条件が達成され
るようにする。

【００８９】次に、図９(d)に示すように、ＣＶＤ法に
より数１００ｎｍの厚さにシリコン酸化膜を堆積後、こ
の酸化膜をドライエッチング法によりエッチングし、絶
縁膜による側壁１０４を形成する。

【００９０】この後、図９(e)に示すように、ヒ素など
のＮ型不純物のイオン２０４を、１０ｋｅＶ〜８０ｋｅ
Ｖ程度のエネルギーで１Ｅ１５／ｃｍ²〜１Ｅ１６／ｃ
ｍ²程度のドーズ量になるようにイオン注入し、同図(f)
に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂを形成
する。そして、これに所定の熱処理を施した後、層間絶
縁膜１０と、ソース電極又はドレイン電極となる電極１
１Ａ、１１Ｂを、公知の技術により順次形成して、Ｎ型
チャネルＭＯＳ電界効果トランジスタを得るのである。

【００９１】なお、この図９の実施形態も、Ｎ型チャネ
ルＭＯＳ電界効果トランジスタの場合について示した
が、伝導型を逆にすればＰ型チャネルＭＯＳ電界効果ト
ランジスタにも同様に適用できる。

【００９２】ところで、本発明に係る電界効果トランジ
スタは、Ｎ型チャネルＭＯＳ電界効果トランジスタとＰ
型チャネルＭＯＳ電界効果トランジスタとが混在する半
導体装置として実施される場合も多い。そこで、以下、
このようなＮ型とＰ型が混在する半導体装置に本発明を
適用した場合の実施形態について、図１０と図１１によ
り説明する。

【００９３】まず、この実施形態では、図１０(a)に示
すように、Ｎ型チャネルＭＯＳ電解効果トランジスタ形
成領域を「Ｎ１」で表わし、Ｐ型チャネルＭＯＳ電解効
果トランジスタ形成領域は「Ｐ１」で表わしている。

【００９４】そして、まず、図１０(a)に示すように、
任意の導電型のＳｉ基板１００において、領域Ｎ１に
は、ボロンなどのＰ型不純物イオンをイオン注入してＰ
型のウエル領域１０１Ｐを形成させ、領域Ｐ１にはリン
イオンなどのＮ型不純物イオンをイオン注入してＮ型の
ウエル領域１０１Ｎを形成する。この後、Ｓｉ基板１０
０中に溝を掘り、ここに絶縁膜を埋め込み、ＣＭＰ法な
どにより研磨し、ＳＴＩ(Shallow Trench Isolation)１
２２を作る。

【００９５】次に、図１０(b)に示すように、フォトレ
ジスト２０３を塗布後、領域Ｎ１のＰ型のウエル領域１
０１Ｐにおいて、露光、現像などの処理により、所望の
領域に穴をあけ、３０ｋｅＶ〜１００ｋｅＶ程度のエネ
ルギーで、５Ｅ１２／ｃｍ²〜５Ｅ１３／ｃｍ² 程度の
ドーズ量になるように、ボロンイオンやＢＦ２イオンな
どのＰ型不純物イオン２０２をイオン注入し、Ｐ型のパ
ンチスルーストッパー層１０８を形成させ、同様に、領
域Ｐ１のＮ型ウエル領域１０１Ｎにおいては、リンなど
のＮ型不純物イオンをイオン注入することで、Ｎ型パン
チスルーストッパー層１１３を形成する。

【００９６】次に、図１０(c)に示すように、フォトレ
ジスト２０１を塗布後、領域Ｎ１のウエル領域１０１Ｐ
における所望の領域に、露光、現像などの処理により穴
をあけ、リンイオンやヒ素イオンなどのＮ型不純物イオ
ン２００をイオン注入して、Ｎ型の電界緩和層１０７
Ａ、１０７Ｂを形成する。また、領域Ｐ１のＮ型ウエル
領域１０１Ｎでは、同様に、ボロンイオンなどのＰ型不
純物イオンをイオン注入し、Ｐ型電界緩和層１１２Ａ、
１１２Ｂを形成する。

【００９７】次に、図１１(d)に示すように、領域Ｎ１
と領域Ｐ１の双方において、数ｎｍから数１０ｎｍの厚
さのシリコン酸化膜によるゲート酸化膜１０２と、リン
を多量に添加したポリシリコン膜とタングステンシリサ
イド膜による数１００ｎｍ厚の積層構造膜によるゲート
電極１０３を形成する。

【００９８】次いで、図１１(e)に示すように、ＣＶＤ
法により、数１００ｎｍの厚さにシリコン酸化膜を堆積
し、ドライエッチング法によりエッチングして、ゲート
電極横のシリコン酸化膜による側壁１０４を形成し、こ
の後、領域Ｐ１のＮ型ウエル領域１０１Ｎをフォトレジ
スト２０５で覆い、領域Ｎ１のＰ型ウエル領域１０１Ｐ
に、１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１
５／ｃｍ²〜１Ｅ１６／ｃｍ² のドーズ量に、ヒ素など
のＮ型不純物イオン２０４をイオン注入し、図１１(f)
に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂを形成
する。

【００９９】また、領域Ｐ１のＮ型ウエル領域１０１Ｎ
には、同様にして、ボロンやＢＦ２などのＰ型不純物の
イオンを、１０ｋｅＶ〜１００ｋｅＶのエネルギーで、
１Ｅ１５／ｃｍ²〜１Ｅ１６／ｃｍ² のドーズ量にイオ
ン注入して、高濃度Ｐ型層１５２Ａ、１５２Ｂを形成す
る。

【０１００】そして、この後、公知の技術により層間絶
縁膜１０と、ソース／ドレインの各電極１１Ａ、１１Ｂ
と、電極１２Ａ、１２Ｂを形成し、Ｎ型チャネルＭＯＳ
電界効果トランジスタとＰ型チャネルＭＯＳ電界効果ト
ランジスタの双方が同じ基板上に形成されたた半導体装
置を得るのである。

【０１０１】なお、この図１０、図１１で説明した実施
形態においては、Ｐ型チャネルＭＯＳ電界効果トランジ
スタにおいて、リンなどでドーピングされたＮ型のパン
チスルーストッパー層の表面にＰ型層を形成する製造方
法にはなっていないが、図１０(b)において、Ｎ型のパ
ンチスルーストッパー層を形成したとき、更にボロンイ
オンやＢＦ２イオンなどのＰ型不純物イオンを１０ｋｅ
Ｖ〜５０ｋｅＶ程度のエネルギーで、５Ｅ１１／ｃｍ²
〜１Ｅ１５／ｃｍ² 程度のドーズ量でイオン注入するこ
とで、図４で説明した実施形態と同じく、表面にＰ型層
を形成することができる。

【０１０２】また、この図１０と図１１の実施形態にお
いて、後述する実施形態に示すように、ゲート絶縁膜及
びゲート電極を形成後、パンチスルーストッパー層及び
電界緩和層を形成するようにしても良い。

【０１０３】次に、図１の実施形態で説明した、耐圧ク
ラスが５Ｖ以上のＮ型チャネルＭＯＳ電界効果トランジ
スタ(以下、高耐圧Ｎ型チャネルＭＯＳ電界効果トラン
ジスタと記す)と、電源電圧が３．３Ｖ以下の場合に適
したＮ型チャネルＭＯＳ電界効果トランジスタ(以下、
低耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと記
す)とが混在している半導体装置の製造方法に本発明を
適用した場合の実施形態について、図１２と図１３によ
り説明する。

【０１０４】ここで、まず、これら図１２と図１３にお
いて、高耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタ
形成領域を「Ｎ１」で表わし、低耐圧Ｎ型チャネルＭＯ
Ｓ電解効果トランジスタ形成領域は「ｎ１」で表わして
いる。

【０１０５】まず、図１２(a)に示すように、任意の導
電型のＳｉ基板１０１中に、ボロンイオンなどのＰ型不
純物イオンをイオン注入し、Ｐ型のウエル領域１０１Ｐ
を形成し、この後、Ｓｉ基板中に溝を掘って絶縁膜を埋
め込み、ＣＭＰ法などで研磨することにより、ＳＴＩ１
２２を作る。

【０１０６】次に、図１２(b)に示すように、フォトレ
ジスト７０１を塗布後、高耐圧Ｎ型チャネルＭＯＳ電界
効果トランジスタ形成領域Ｎ１の所望の部分に露光、現
像などの処理により穴をあけ、ボロンイオンやＢＦ２イ
オンなどのＰ型不純物イオン６０２を、３０ｋｅＶ〜１
００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ²〜５
Ｅ１３／ｃｍ² 程度のドーズ量にイオン注入して、Ｐ型
パンチスルーストッパー層１０８を形成する。

【０１０７】次に、図１２(c)に示すように、数ｎｍか
ら数１０ｎｍの厚さのシリコン酸化膜によるゲート酸化
膜１０２及びリンを多量に添加したポリシリコン膜とタ
ングステンシリサイド膜による数１００ｎｍ厚の積層構
造膜によるゲート電極１０３を形成する。

【０１０８】次に、図１３(d)に示すように、リンやヒ
素などのＮ型不純物イオン２００をシリコン基板に対し
て１０〜４５度程度の角度で斜め方向からイオン注入
し、Ｎ型層１０７Ａ、１０７Ｂ、１６１Ａ、１６１Ｂを
形成する。

【０１０９】次に、図１３(e)に示すように、シリコン
酸化膜を数１００ｎｍの厚さに、ＣＶＤ法により堆積
後、ドライエッチング法によりエッチングして、ゲート
電極横のシリコン酸化膜による側壁１０４を形成し、こ
の後、ヒ素などのＮ型不純物イオン２０４を１０ｋｅＶ
〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ²〜１
Ｅ１６／ｃｍ² のドーズ量にイオン注入し、図１３(f)
に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂ、１６
５Ａ、１６５Ｂを形成した後、公知の技術により層間絶
縁膜１０と、ソース／ドレイン用の電極１１Ａ、１１
Ｂ、１３Ａ、１３Ｂを形成することにより、高耐圧Ｎ型
チャネルＭＯＳ電界効果トランジスタと低耐圧Ｎ型チャ
ネルＭＯＳ電界効果トランジスタが同じ基板上に形成さ
れた半導体装置を得ることができる。

【０１１０】なお、この実施形態においては、高耐圧Ｎ
型チャネルＭＯＳ電解効果トランジスタと低耐圧Ｎ型チ
ャネルＭＯＳ電解効果トランジスタのゲート酸化膜を同
一工程で作成している。しかし、多くの場合、高耐圧Ｍ
ＯＳ電解効果トランジスタと低耐圧ＭＯＳ電解効果トラ
ンジスタのゲート酸化膜の厚みが異なっているので、そ
れぞれ別の工程で形成するようにしても良い。

【０１１１】また、この実施形態では、高濃度Ｎ型領域
１０７Ａ、１０７Ｂと、高濃度Ｎ型領域１６１Ａ、１６
１Ｂも、同一の工程で作成しているが、２回のイオン注
入工程に分けて形成するようにしても良い。更に、ゲー
ト絶縁膜及びゲート電極を形成後、パンチスルーストッ
パー層及び電界緩和層を形成するようにしても良い。

【０１１２】次に、本発明によるＭＯＳ電界効果トラン
ジスタが適用されたフラッシュメモリシステムの一実施
形態について、図１４により説明すると、このようなフ
ラッシュメモリシステムでは、図示のように、中心にメ
モリセル３０１が配置され、その周辺に、このメモリセ
ル３０１に対するデータの書込みと消去を実行する駆動
回路３００が配置されている。

【０１１３】そして、この駆動回路部３００は、図１〜
図１３で説明した本発明の実施形態によるＭＯＳ電界効
果トランジスタの何れかにより構成されており、この結
果、これら実施形態によるＭＯＳ電界効果トランジスタ
が有する特性、すなわち微細化が容易であるという特性
を充分に生かすことができ、フラッシュメモリシステム
のチップサイズを大幅に縮小することができた。

【０１１４】なお、この実施形態では、メモリセル３０
１の上部と左脇に駆動回路３００を配置しているが、メ
モリセルの周辺全部、又は周辺の何れか一部に駆動回路
３００を配置しても問題ないし、メモリセルの内部に配
置してもよい。

【０１１５】

【発明の効果】本発明によれば、ゲート電極に対称的な
ＭＯＳ電界効果トランジスタの微細化と高耐圧化の双方
が充分に図れるので、フラッシュメモリの小型化を充分
に促進させることができる。

【図面の簡単な説明】

【図１】本発明によるＭＯＳ電界効果トランジスタの第
１の実施形態を示す断面図である。

【図２】本発明によるＭＯＳ電界効果トランジスタの動
作を説明するための特性図である。

【図３】本発明によるＭＯＳ電界効果トランジスタの第
２の実施形態を示す断面図である。

【図４】本発明によるＭＯＳ電界効果トランジスタの第
３の実施形態を示す断面図である。

【図５】本発明によるＭＯＳ電界効果トランジスタの第
４の実施形態を示す断面図である。

【図６】従来技術によるパンチスルーストッパー層を有
するＭＯＳ電界効果トランジスタの一例を示す断面図で
ある。

【図７】従来技術によるパンチスルーストッパー層を有
するＭＯＳ電界効果トランジスタの別の一例を示す断面
図である。

【図８】本発明によるＭＯＳ電界効果トランジスタの製
造方法の第１の実施形態を示す工程図である。

【図９】本発明によるＭＯＳ電界効果トランジスタの製
造方法の第２の実施形態を示す工程図である。

【図１０】本発明によるＭＯＳ電界効果トランジスタの
製造方法の第３の実施形態における前半部の工程図であ
る。

【図１１】本発明によるＭＯＳ電界効果トランジスタの
製造方法の第３の実施形態における後半部の工程図であ
る。

【図１２】本発明によるＭＯＳ電界効果トランジスタの
製造方法の第４の実施形態における前半部の工程図であ
る。

【図１３】本発明によるＭＯＳ電界効果トランジスタの
製造方法の第４の実施形態における後半部の工程図であ
る。

【図１４】本発明によるＭＯＳ電界効果トランジスタを
用いたフラッシュメモリシステムのブロック構成図であ
る。

【符号の説明】

１０層間絶縁膜１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ、１３Ｂ電
極(ソース／ドレイン電極) １００任意の導電型のＳｉ基板１０１Ｐ、１０１Ｎ、Ｓｉ基板又はＳｉ基板に形成され
たＷＥＬＬ領域１０２ゲート絶縁膜１０３ゲート電極１０４ 4絶縁膜による側壁１０７Ａ、１０７Ｂ、１１２Ａ、１１２Ｂ電界緩和層１０８、１１３パンチスルーストッパー層１０９Ａ、１０９Ｂ、１１０Ｐ型層１２２ＳＴＩ(Shallow Trench Isolation) １５０Ａ、１５０Ｂ、１５２Ａ、１５２Ｂ高濃度層１６１Ａ、１６１Ｂ低耐圧ＭＯＳトランジスタの電界
緩和層１６５Ａ、１６５Ｂ低耐圧ＭＯＳトランジスタの高濃
度層

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ３７１ 27/10 ４８１ 27/115 29/78 29/788 29/792 Ｆターム(参考） 5F048 AA01 AA05 AB01 AC01 AC03 BB06 BB08 BC01 BC06 BD01 BD04 BE03 BG13 DA25 5F083 ER22 PR37 ZA05 ZA06 ZA08 5F101 BD07 BD15 BD24 BD27 BD35 BD36 BE07 BH09 BH21 5F140 AA25 AA39 AB03 BA01 BB13 BC02 BE07 BF04 BF11 BF18 BG02 BG08 BG12 BG37 BG38 BG52 BG53 BH14 BH15 BH32 BH40 BH41 BH50 BJ05 BK02 BK05 BK13 BK14 CB04 CB08

Claims

【特許請求の範囲】

【請求項１】ソース領域とドレイン領域にゲートオー
バーラップ構造の電界緩和層を備えた対称型ＭＯＳ電界
効果トランジスタにおいて、前記ソース領域とドレイン領域の電界緩和層が、夫々ゲ
ート電極の端部の直下からゲート電極の中心に向けて、
少なくとも０.１５μｍ入り込んでいることを特徴とす
る電界効果トランジスタ。
【請求項２】ソース領域とドレイン領域にゲートオー
バーラップ構造の電界緩和層を備え、前記ソース領域と
ドレイン領域の間でゲート電極の中心付近にパンチスル
ーストッパー層が備えられている対称型ＭＯＳ電界効果
トランジスタにおいて、前記ソース領域とドレイン領域の電界緩和層が、夫々ゲ
ート電極の端部の直下からゲート電極の中心に向けて、
少なくとも０.１５μｍ入り込んでいることを特徴とす
る電界効果トランジスタ。
【請求項３】ソース領域とドレイン領域にゲートオー
バーラップ構造の電界緩和層を備え、前記ソース領域と
ドレイン領域の間でゲート電極の中心付近にパンチスル
ーストッパー層が備えられている対称型ＭＯＳ電界効果
トランジスタにおいて、前記パンチスルーストッパー層の表面に、このパンチス
ルーストッパー層と反対導電型の層が設けられているこ
とを特徴とする電界効果トランジスタ。
【請求項４】ソース領域とドレイン領域にゲートオー
バーラップ構造の電界緩和層を備え、前記ソース領域と
ドレイン領域の間でゲート電極の中心付近にパンチスル
ーストッパー層が備えられている対称型ＭＯＳ電界効果
トランジスタにおいて、前記電界緩和層の表面に、この電界緩和層と反対導電型
の層が設けられていることを特徴とする電界効果トラン
ジスタ。
【請求項５】第一導電型の半導体基板又は任意の導電
型の半導体基板中に形成した第一導電型によるウエル領
域と、該半導体基板上に形成したゲート絶縁膜と、該ゲ
ート絶縁膜上に形成したゲート電極と、前記ゲート電極
の横側に形成したソース電極とドレイン電極と、前記ソ
ース電極に接する第二導電型のソース領域と、前記ドレ
イン電極に接する第二導電型のドレイン領域とを備えた
電界効果トランジスタの製造方法において、ゲート絶縁膜形成前の半導体基板に、第一導電型の不純
物イオンをイオン注入し、最終的には当該ゲート絶縁膜
に接した状態になるようにして第一導電型のパンチスル
ーストッパー層を形成する工程と、ゲート絶縁膜形成前の半導体基板に、第二導電型の不純
物イオンをイオン注入し、最終的には当該ゲート絶縁膜
端よりゲート中心方向に０.１５μｍ入り込んだ状態に
なるようにして第二導電型の電界緩和層を形成する工程
と、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極の側端面に絶縁膜によ
る側壁を形成する工程と、ゲート電極及び前記側壁をマスクとして、基板全面に第
二導電型の高濃度の不純物層を形成する工程と、を有す
ることを特徴とする半導体装置の製造方法。