JPH05343663A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
- Publication number
- JPH05343663A JPH05343663A JP5024291A JP2429193A JPH05343663A JP H05343663 A JPH05343663 A JP H05343663A JP 5024291 A JP5024291 A JP 5024291A JP 2429193 A JP2429193 A JP 2429193A JP H05343663 A JPH05343663 A JP H05343663A
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- JP
- Japan
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- gto
- layer
- gate
- electrode
- emitter
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Abstract
(57)【要約】
【目的】 周辺部におけるエミッタ間の無駄なスペース
無くして、有効面積の増大をはかり得るＧＴＯを提供す
ること。 【構成】 メサ型のエミッタ１４を放射状に形成してな
るゲートターンオフサイリスタにおいて、エミッタ形成
領域を扇状に分割し、各分割領域４０でエミッタ１４を
平行に配置したことを特徴とする。
無くして、有効面積の増大をはかり得るＧＴＯを提供す
ること。 【構成】 メサ型のエミッタ１４を放射状に形成してな
るゲートターンオフサイリスタにおいて、エミッタ形成
領域を扇状に分割し、各分割領域４０でエミッタ１４を
平行に配置したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートターンオフサイ
リスタ（ＧＴＯ）に係わり、特にエミッタパターンの改
良をはかったＧＴＯに関する。
リスタ（ＧＴＯ）に係わり、特にエミッタパターンの改
良をはかったＧＴＯに関する。
【０００２】
【従来の技術】逆導通ＧＴＯ装置は、ＧＴＯとこれに流
れる電流と逆向きの電流を流すＲＣＤを一体形成したも
ので、その一例は、図１１に示すようなものである。Ｇ
ＴＯ部ａは、ｐ+ 型の第１エミッタ層１１、ｎ型の第１
ベース層１２、ｐ型の第２ベース層１３、ｎ+ 型の第２
エミッタ層１４の４層構造からなる。第２エミッタ層１
４は複数に分割されている。ＲＣＤ部ｂは、ＧＴＯ部ａ
の第２ベース層１３と共通のｐ型層からなるアノード層
１３´、第１ベース層１２と共通のｎ型層１２´、ｎ+
型カソード層１５により構成される。
れる電流と逆向きの電流を流すＲＣＤを一体形成したも
ので、その一例は、図１１に示すようなものである。Ｇ
ＴＯ部ａは、ｐ+ 型の第１エミッタ層１１、ｎ型の第１
ベース層１２、ｐ型の第２ベース層１３、ｎ+ 型の第２
エミッタ層１４の４層構造からなる。第２エミッタ層１
４は複数に分割されている。ＲＣＤ部ｂは、ＧＴＯ部ａ
の第２ベース層１３と共通のｐ型層からなるアノード層
１３´、第１ベース層１２と共通のｎ型層１２´、ｎ+
型カソード層１５により構成される。
【０００３】１８は第１エミッタ層１１とｎ+ 型カソー
ド層１５に共通に設けられたアノード電極、１６は分割
された各第２エミッタ層１４に設けられたカソード電
極、１７はゲート電極であり、１９はＲＣＤのアノード
電極である。アノード電極１９とカソード電極１６とは
電気的に接続され、等電位におかれている。
ド層１５に共通に設けられたアノード電極、１６は分割
された各第２エミッタ層１４に設けられたカソード電
極、１７はゲート電極であり、１９はＲＣＤのアノード
電極である。アノード電極１９とカソード電極１６とは
電気的に接続され、等電位におかれている。
【０００４】ＧＴＯ部ａとＲＣＤ部ｂの間には隔離領域
ｃがあり、ここに第２ベース層１３とアノード層１３´
を実質的に分離するためのｎ+ 層２０が形成されてい
る。即ちこのｎ+ 層２０によって、ＧＴＯのゲート電極
１７とカソード電極１６の間に負バイアスを印加する場
合に、これがＲＣＤのアノード層１３´を介して短絡し
ないようになっている。
ｃがあり、ここに第２ベース層１３とアノード層１３´
を実質的に分離するためのｎ+ 層２０が形成されてい
る。即ちこのｎ+ 層２０によって、ＧＴＯのゲート電極
１７とカソード電極１６の間に負バイアスを印加する場
合に、これがＲＣＤのアノード層１３´を介して短絡し
ないようになっている。
【０００５】図１２は、ＲＣＤに順方向電流ＩD が流れ
た後ＧＴＯに正電圧ＶA が印加された時の電圧，電流波
形である。ＧＴＯがオフ状態で図示のようなダイオード
電流ＩD が流れた場合、時刻ｔ1 以後は再びＧＴＯに正
電圧が印加されて実線で示すように電圧ＶA が回復し
て、引続きＧＴＯがオフ状態を保つことが要求される。
ところが、ＲＣＤのダイオード電流ＩD の減少率が大き
い破線のような場合、時刻ｔ1 以後、ＧＴＯは阻止能力
を失い、誤点孤してしまうことがあった。これはＲＣＤ
の過剰キャリアがＧＴＯのトリガ電流として働くためで
ある。
た後ＧＴＯに正電圧ＶA が印加された時の電圧，電流波
形である。ＧＴＯがオフ状態で図示のようなダイオード
電流ＩD が流れた場合、時刻ｔ1 以後は再びＧＴＯに正
電圧が印加されて実線で示すように電圧ＶA が回復し
て、引続きＧＴＯがオフ状態を保つことが要求される。
ところが、ＲＣＤのダイオード電流ＩD の減少率が大き
い破線のような場合、時刻ｔ1 以後、ＧＴＯは阻止能力
を失い、誤点孤してしまうことがあった。これはＲＣＤ
の過剰キャリアがＧＴＯのトリガ電流として働くためで
ある。
【０００６】即ち、ダイオード電流ＩD が流れている期
間は、正孔はＲＣＤのアノード層１３´からカソード層
１５へ、電子はカソード層１５からアノード層１３´へ
それぞれ流れる。そして図１２の時刻ｔ1 になると、Ｇ
ＴＯのアノード・カソード間電圧は時刻ｔ1 以前とは逆
になり、アノードが正、カソードが負になる。このと
き、ＲＣＤ部ｂに存在する過剰電子はＲＣＤのカソード
層１５から、過剰正孔はアノード層１３´からそれぞれ
排出される。しかし、隔離領域ｃに形成されたｎ+ 層２
０付近およびＧＴＯ部ａまではみ出した過剰キャリアは
ＲＣＤ部ｂまで戻らず、過剰電子は第１エミッタ層１１
を通過してアノード電極１８から抜け出し、それに見合
った正孔の注入を促し、過剰正孔が第２ベース層１３を
通過して隔離領域ｃに近いゲート電極１７を通り、通常
ＧＴＯのｄｖ／ｄｔ耐量の向上と順方向耐圧を高めるた
めに素子外部でゲート・カソード間に接続される抵抗Ｒ
GK（図示せず）を通りカソード電極１６へと排出され
る。
間は、正孔はＲＣＤのアノード層１３´からカソード層
１５へ、電子はカソード層１５からアノード層１３´へ
それぞれ流れる。そして図１２の時刻ｔ1 になると、Ｇ
ＴＯのアノード・カソード間電圧は時刻ｔ1 以前とは逆
になり、アノードが正、カソードが負になる。このと
き、ＲＣＤ部ｂに存在する過剰電子はＲＣＤのカソード
層１５から、過剰正孔はアノード層１３´からそれぞれ
排出される。しかし、隔離領域ｃに形成されたｎ+ 層２
０付近およびＧＴＯ部ａまではみ出した過剰キャリアは
ＲＣＤ部ｂまで戻らず、過剰電子は第１エミッタ層１１
を通過してアノード電極１８から抜け出し、それに見合
った正孔の注入を促し、過剰正孔が第２ベース層１３を
通過して隔離領域ｃに近いゲート電極１７を通り、通常
ＧＴＯのｄｖ／ｄｔ耐量の向上と順方向耐圧を高めるた
めに素子外部でゲート・カソード間に接続される抵抗Ｒ
GK（図示せず）を通りカソード電極１６へと排出され
る。
【０００７】結局、ＲGKにはＧＴＯの電圧回復に伴う変
位電流と過剰正孔の排出による電流が重畳されて流れ
る。このＲGKを通って流れる電流による電圧降下が第２
ベース層１３と第２エミッタ層１４からなる接合のビル
トインポテンシャルに相当する最少ゲートトリガ電圧を
越えると、正孔は第２ベース層１３から第２エミッタ層
１４を通ってカソード電極１６へ抜け出るようになり、
それに見合った電子が第２エミッタ層１４から第２ベー
ス層１３に注入されるようになる。
位電流と過剰正孔の排出による電流が重畳されて流れ
る。このＲGKを通って流れる電流による電圧降下が第２
ベース層１３と第２エミッタ層１４からなる接合のビル
トインポテンシャルに相当する最少ゲートトリガ電圧を
越えると、正孔は第２ベース層１３から第２エミッタ層
１４を通ってカソード電極１６へ抜け出るようになり、
それに見合った電子が第２エミッタ層１４から第２ベー
ス層１３に注入されるようになる。
【０００８】このような動作によりＧＴＯが誤点孤す
る。この誤点孤は、ダイオード電流ＩD の減少率ｄＩD
／ｄｔが大きくなる程、ＲＣＤ部ｂと隔離領域ｃに残留
する過剰キャリア、特に電子にくらべて移動度の小さい
正孔の残留量が増加するために生じやすくなる。
る。この誤点孤は、ダイオード電流ＩD の減少率ｄＩD
／ｄｔが大きくなる程、ＲＣＤ部ｂと隔離領域ｃに残留
する過剰キャリア、特に電子にくらべて移動度の小さい
正孔の残留量が増加するために生じやすくなる。
【０００９】このような問題を回避するため、隔離領域
ｃの幅を広く取り，ＲＣＤ部ｂの過剰キャリアの影響が
ＧＴＯ部ａに及ばないようにすることが一般に行われて
いる。しかし隔離領域ｃは完全にデッドスペースとなる
ので隔離領域ｃの幅を大きくとるとＧＴＯ部とＲＣＤ出
の実質面積が小さくなり、充分な電流容量が取れない。
オン電圧が大きい等の問題を生じていた。
ｃの幅を広く取り，ＲＣＤ部ｂの過剰キャリアの影響が
ＧＴＯ部ａに及ばないようにすることが一般に行われて
いる。しかし隔離領域ｃは完全にデッドスペースとなる
ので隔離領域ｃの幅を大きくとるとＧＴＯ部とＲＣＤ出
の実質面積が小さくなり、充分な電流容量が取れない。
オン電圧が大きい等の問題を生じていた。
【００１０】また、この種のＧＴＯではエミッタパター
ンは放射状に形成されており、エミッタ形成領域の中央
部でエミッタが密になり、周辺部では粗になる。エミッ
タ間の短絡を防止するには、エミッタが密な中央部での
エミッタ間隔を一定以上離す必要がある。このようにす
ると、周辺部ではエミッタ間が必要以上に離れることに
なり、これはＧＴＯの有効面積の低下を招くことにな
る。
ンは放射状に形成されており、エミッタ形成領域の中央
部でエミッタが密になり、周辺部では粗になる。エミッ
タ間の短絡を防止するには、エミッタが密な中央部での
エミッタ間隔を一定以上離す必要がある。このようにす
ると、周辺部ではエミッタ間が必要以上に離れることに
なり、これはＧＴＯの有効面積の低下を招くことにな
る。
【００１１】
【発明が解決しようとする課題】このように、従来のＧ
ＴＯにおいては、エミッタパターンが放射状に形成され
ていることから、周辺部でエミッタ間に無駄なスペース
が生じ、ＧＴＯの有効面積が低下するという問題があっ
た。本発明は上記の点に鑑み、周辺部におけるエミッタ
間の無駄なスペース無くして、有効面積の増大をはかり
得るＧＴＯを提供することにある。
ＴＯにおいては、エミッタパターンが放射状に形成され
ていることから、周辺部でエミッタ間に無駄なスペース
が生じ、ＧＴＯの有効面積が低下するという問題があっ
た。本発明は上記の点に鑑み、周辺部におけるエミッタ
間の無駄なスペース無くして、有効面積の増大をはかり
得るＧＴＯを提供することにある。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するために次のような構成を採用している。即ち本発
明は、メサ型のエミッタを複数に分割形成してなるゲー
トターンオフサイリスタにおいて、エミッタ形成領域を
扇状に分割し、各分割領域で複数個のエミッタを平行に
配置してなることを特徴とする。
決するために次のような構成を採用している。即ち本発
明は、メサ型のエミッタを複数に分割形成してなるゲー
トターンオフサイリスタにおいて、エミッタ形成領域を
扇状に分割し、各分割領域で複数個のエミッタを平行に
配置してなることを特徴とする。
【００１３】
【作用】本発明によれば、扇状に分割された各エミッタ
形成領域においてエミッタが平行に配置されていること
から、周辺部のエミッタ間が必要以上に離れる等の不都
合はなく、エミッタを有効に配置することができる。従
って、ＧＴＯの有効面積の増大をはかることが可能とな
る。
形成領域においてエミッタが平行に配置されていること
から、周辺部のエミッタ間が必要以上に離れる等の不都
合はなく、エミッタを有効に配置することができる。従
って、ＧＴＯの有効面積の増大をはかることが可能とな
る。
【００１４】
【実施例】以下、実施例により本発明の詳細を説明す
る。なお各実施例において、図１１と対応する部分には
これと同一符号を付して詳細な説明は省く。
る。なお各実施例において、図１１と対応する部分には
これと同一符号を付して詳細な説明は省く。
【００１５】図１は、隔離領域にゲートリードを取り出
すゲート電極部分を設けた場合の実施例である。ＲＣＤ
部の端からＧＴＯ部のゲート電極１７が第２ベース層１
３に接触している場所までの間が隔離領域となるから、
この部分のゲート電極が第２ベース層１３およびｎ+ 層
２０に接触しないように絶縁膜２１を形成している。ま
た、メサ型のエミッタ１４のパターンは後述する図１０
のように形成されている。
すゲート電極部分を設けた場合の実施例である。ＲＣＤ
部の端からＧＴＯ部のゲート電極１７が第２ベース層１
３に接触している場所までの間が隔離領域となるから、
この部分のゲート電極が第２ベース層１３およびｎ+ 層
２０に接触しないように絶縁膜２１を形成している。ま
た、メサ型のエミッタ１４のパターンは後述する図１０
のように形成されている。
【００１６】ＧＴＯの場合はターンオフのバランスを良
くしピークターンオフ電流の増加を図るために、ゲート
電極の抵抗を小さくしてゲート電流を効率良く引出すこ
とが不可欠であり、その結果、ＧＴＯ部の面積のうちア
ノード電流の通路となるカソード部分の面積はわずか２
５〜３５％にとどまっている。従って、ＧＴＯ部の面積
の６０〜７０％を占めるゲート電極部分、その中でも特
に広い面積を必要とするゲートリードや圧接型ゲートが
接触する部分を、隔離領域に設けることにより従来ゲー
ト電極として用いた部分をカソード部分として使用でき
ることになる。この結果ＧＴＯの電流容量増加，オン電
圧低下が実現できる。これを直径６０ｍｍφの１０００
Ａ級逆導通ＧＴＯの場合について計算してみると、カソ
ード面積は従来より２０％も増加するので、図１の構成
を用いれば、同じペレットサイズで１２００Ａ級逆導通
ＧＴＯが製作可能となる。
くしピークターンオフ電流の増加を図るために、ゲート
電極の抵抗を小さくしてゲート電流を効率良く引出すこ
とが不可欠であり、その結果、ＧＴＯ部の面積のうちア
ノード電流の通路となるカソード部分の面積はわずか２
５〜３５％にとどまっている。従って、ＧＴＯ部の面積
の６０〜７０％を占めるゲート電極部分、その中でも特
に広い面積を必要とするゲートリードや圧接型ゲートが
接触する部分を、隔離領域に設けることにより従来ゲー
ト電極として用いた部分をカソード部分として使用でき
ることになる。この結果ＧＴＯの電流容量増加，オン電
圧低下が実現できる。これを直径６０ｍｍφの１０００
Ａ級逆導通ＧＴＯの場合について計算してみると、カソ
ード面積は従来より２０％も増加するので、図１の構成
を用いれば、同じペレットサイズで１２００Ａ級逆導通
ＧＴＯが製作可能となる。
【００１７】また上記構成によれば、比較的大きな面積
を要する隔離領域上にゲート電極等を設けるため、外部
からのゲートリード線とのコンタクトを従来型のＧＴＯ
より著しく大きなスベースにすることができる。そのた
め、外囲器の中に本発明のＧＴＯを収納する際、ゲート
リードのコンタクト部の面積が大きくなるので、カソー
ド側電極の設計に余裕ができるという利点があり、さら
に組立ても容易になるという利点が得られる。
を要する隔離領域上にゲート電極等を設けるため、外部
からのゲートリード線とのコンタクトを従来型のＧＴＯ
より著しく大きなスベースにすることができる。そのた
め、外囲器の中に本発明のＧＴＯを収納する際、ゲート
リードのコンタクト部の面積が大きくなるので、カソー
ド側電極の設計に余裕ができるという利点があり、さら
に組立ても容易になるという利点が得られる。
【００１８】図１０は、更にＧＴＯの有効面積を増加さ
せるためにエミッタパターンを工夫した場合の実施例で
ある。エミッタ形成領域が扇状に分割され、各分割領域
においてエミッタは平行に配置されている。このパター
ンを使えば従来の放射状パターンに比べＧＴＯの有効面
積が１０％ほど増加するので、前記した２０％の有効面
積増加とあわせ、３０％もの増加を達成することができ
る。なお、以下の実施例では、エミッタ形状について格
別には説明しないが、いずれも図１０に示すように構成
されているものとする。
せるためにエミッタパターンを工夫した場合の実施例で
ある。エミッタ形成領域が扇状に分割され、各分割領域
においてエミッタは平行に配置されている。このパター
ンを使えば従来の放射状パターンに比べＧＴＯの有効面
積が１０％ほど増加するので、前記した２０％の有効面
積増加とあわせ、３０％もの増加を達成することができ
る。なお、以下の実施例では、エミッタ形状について格
別には説明しないが、いずれも図１０に示すように構成
されているものとする。
【００１９】図２は、増幅ゲート型逆導通ＧＴＯに適用
した実施例で、オンゲート電極２２を隔離領域上に設け
ている。すなわち隔離領域内の第２ベース層１３および
ｎ＋ 層２０上には絶縁膜２１を形成し、その上にオンゲ
ート電極２２を設けゲートリードを取り出している。オ
ンゲート電極２２に隣接したＧＴＯ部には補助ＧＴＯの
第２エミッタ層２４を形成し、その上には第２ベース層
１３と補助ＧＴＯの第２エミッタ層２４とを接続する電
極２３を設けている。この電極は、ゲート電極１７と電
気的に接続されるのが好ましいが分離されていても構わ
ない。この実施例ではオフゲートはゲート電極１７から
直接取り出されているが、これをモノリシックに形成し
たダイオード（後述）上に形成した電極から取り出して
も構わない。
した実施例で、オンゲート電極２２を隔離領域上に設け
ている。すなわち隔離領域内の第２ベース層１３および
ｎ＋ 層２０上には絶縁膜２１を形成し、その上にオンゲ
ート電極２２を設けゲートリードを取り出している。オ
ンゲート電極２２に隣接したＧＴＯ部には補助ＧＴＯの
第２エミッタ層２４を形成し、その上には第２ベース層
１３と補助ＧＴＯの第２エミッタ層２４とを接続する電
極２３を設けている。この電極は、ゲート電極１７と電
気的に接続されるのが好ましいが分離されていても構わ
ない。この実施例ではオフゲートはゲート電極１７から
直接取り出されているが、これをモノリシックに形成し
たダイオード（後述）上に形成した電極から取り出して
も構わない。
【００２０】図３は、増幅ゲート型逆導通ＧＴＯに適用
した他の実施例で、オフゲート電極１７を隔離領域上に
設けている。このオフゲート電極１７は各ＧＴＯエレメ
ントを取り囲むゲート電極そのものである。増幅ゲート
部分は、ＧＴＯ部の他の領域に第２エミッタ層２４と補
助ゲート電極２３を形成して構成されている。
した他の実施例で、オフゲート電極１７を隔離領域上に
設けている。このオフゲート電極１７は各ＧＴＯエレメ
ントを取り囲むゲート電極そのものである。増幅ゲート
部分は、ＧＴＯ部の他の領域に第２エミッタ層２４と補
助ゲート電極２３を形成して構成されている。
【００２１】図４は、増幅ゲート型逆導通ＧＴＯに適用
した他の実施例で、モノリシックに形成した補助ダイオ
ードのカソード電極２５を隔離領域上に設けている。増
幅ゲート型ＧＴＯでは、補助ＧＴＯを確実にターンオフ
させるために主ＧＴＯのゲート電極（オフゲート）１７
と補助ＧＴＯのゲート電極（オンゲート）２２との間に
補助ダイオードを接続することが一般的であるが、本実
施例は、この補助ダイオードを第２ベース層１３に、カ
ソード層２６となるｎ+ 層を形成し、モノリシックに実
現している。カソード層２６に接続されるオフゲート電
極２５は、オンゲート電極２２と電気的に接続され、外
部には１個のゲート端子として出している。モノリック
に形成した補助ダイオード部分は、寄生サイリスタ動作
を防止するためにアノード側にｎ+ 層２７を形成し、更
に寄生トランジスタ動作を防止するためにこの部分には
選択的にライフタイムキラーを強くドープしている。逆
導通ＧＴＯにおいては、ＲＣＤ部の過剰キャリアがＧＴ
Ｏ部まで到達する前に再結合で消滅するように、隔離領
域だけ選択的にライフタイムキラーを強くドープするこ
とが有効であるが、この場合、隔離領域に隣接した場所
にモノリシックに形成した補助ダイオード部を置くこと
によって一度にドープができるという利点がある。
した他の実施例で、モノリシックに形成した補助ダイオ
ードのカソード電極２５を隔離領域上に設けている。増
幅ゲート型ＧＴＯでは、補助ＧＴＯを確実にターンオフ
させるために主ＧＴＯのゲート電極（オフゲート）１７
と補助ＧＴＯのゲート電極（オンゲート）２２との間に
補助ダイオードを接続することが一般的であるが、本実
施例は、この補助ダイオードを第２ベース層１３に、カ
ソード層２６となるｎ+ 層を形成し、モノリシックに実
現している。カソード層２６に接続されるオフゲート電
極２５は、オンゲート電極２２と電気的に接続され、外
部には１個のゲート端子として出している。モノリック
に形成した補助ダイオード部分は、寄生サイリスタ動作
を防止するためにアノード側にｎ+ 層２７を形成し、更
に寄生トランジスタ動作を防止するためにこの部分には
選択的にライフタイムキラーを強くドープしている。逆
導通ＧＴＯにおいては、ＲＣＤ部の過剰キャリアがＧＴ
Ｏ部まで到達する前に再結合で消滅するように、隔離領
域だけ選択的にライフタイムキラーを強くドープするこ
とが有効であるが、この場合、隔離領域に隣接した場所
にモノリシックに形成した補助ダイオード部を置くこと
によって一度にドープができるという利点がある。
【００２２】図５は、増幅ゲート型逆導通ＧＴＯに適用
した他の実施例で、モノリシックに形成した補助ダイオ
ードのカソード電極２５をオンゲート電極と一体化して
隔離領域状に設けている。この場合、補助ＧＴＯ上に設
けられた電極２３と、モノリシックに形成した補助ダイ
オードのカソード電極２５とは二層配線により（あるい
は平面的な分離により）、電気的に分離されているもの
とする。また、補助ＧＴＯ上に設けられた電極２３は増
幅効果を上げるためゲート電極１７と電気的に接続され
ている。
した他の実施例で、モノリシックに形成した補助ダイオ
ードのカソード電極２５をオンゲート電極と一体化して
隔離領域状に設けている。この場合、補助ＧＴＯ上に設
けられた電極２３と、モノリシックに形成した補助ダイ
オードのカソード電極２５とは二層配線により（あるい
は平面的な分離により）、電気的に分離されているもの
とする。また、補助ＧＴＯ上に設けられた電極２３は増
幅効果を上げるためゲート電極１７と電気的に接続され
ている。
【００２３】尚、これまで述べた実施例において、ＧＴ
Ｏ部とＲＣＤ部は平面的にはどのような位置関係にあっ
てもよく、各々の構造はアノードショートなど他の構造
であっても構わないし、増幅ゲート構造を構成する各要
素は種々変型しても構わない。また隔離領域内に形成し
たｎ+ 層２０は、これに限らず溝、誘電体等で置き換え
ても構わないし、ＧＴＯの第２ベース層１３とＲＣＤの
アノード層
Ｏ部とＲＣＤ部は平面的にはどのような位置関係にあっ
てもよく、各々の構造はアノードショートなど他の構造
であっても構わないし、増幅ゲート構造を構成する各要
素は種々変型しても構わない。また隔離領域内に形成し
たｎ+ 層２０は、これに限らず溝、誘電体等で置き換え
ても構わないし、ＧＴＯの第２ベース層１３とＲＣＤの
アノード層
【００２４】１３´が選択拡散等により完全に分離して
いても構わない。また図では隔離領域上に設けた電極か
らゲートリードを取り出しているが、必ずしもこの部分
から取り出さなくてもよいし、取り出し方も圧接型等、
他の方法を用いてもよい。
いても構わない。また図では隔離領域上に設けた電極か
らゲートリードを取り出しているが、必ずしもこの部分
から取り出さなくてもよいし、取り出し方も圧接型等、
他の方法を用いてもよい。
【００２５】図６は、ＲＣＤ部からはみ出した過剰正孔
をバイパスするためダイオード２９を設けた場合の実施
例である。この場合、ダイオード２９のアノード端子ヘ
リードを接続するための電極２８を隔離領域上に設けて
いる。この電極２８はＧＴＯ部のゲート層（第２ベース
層１３）に低抵抗接触する、ゲート電極１７とは分離し
た電極である。この実施例によれば、ダイオード２９は
接続するためのリード線を隔離領域から取り出すことが
できるので、ＧＴＯと部とＲＣＤ部の実質面積を大きく
することができる。
をバイパスするためダイオード２９を設けた場合の実施
例である。この場合、ダイオード２９のアノード端子ヘ
リードを接続するための電極２８を隔離領域上に設けて
いる。この電極２８はＧＴＯ部のゲート層（第２ベース
層１３）に低抵抗接触する、ゲート電極１７とは分離し
た電極である。この実施例によれば、ダイオード２９は
接続するためのリード線を隔離領域から取り出すことが
できるので、ＧＴＯと部とＲＣＤ部の実質面積を大きく
することができる。
【００２６】図７は、図６と同様の趣旨のバイパス用ダ
イオードをモノリシックに形成した場合の実施例であ
る。過剰正孔を効率良く引き出すために、第２ベース層
１３との間にショットキーダイオードを構成する電極３
０を形成している。この電極３０もゲート電極１７とは
分離されている。このショットキー電極３０とカソード
電極１６との接続は、ボンディングでもよいし、Ａｌ電
極による接続であってもかまわい。
イオードをモノリシックに形成した場合の実施例であ
る。過剰正孔を効率良く引き出すために、第２ベース層
１３との間にショットキーダイオードを構成する電極３
０を形成している。この電極３０もゲート電極１７とは
分離されている。このショットキー電極３０とカソード
電極１６との接続は、ボンディングでもよいし、Ａｌ電
極による接続であってもかまわい。
【００２７】図８は、ゲートターンオフサイリスタのゲ
ート電極１７とカソード電極１６の間をショートするた
めのＭＯＳＦＥＴを一体化した場合の実施例である。隔
離領域内にｐ- 型層３１を形成し、このｐ- 型層３１内
にソース、ドレインとなるｎ型層３２，３３が形成さ
れ、このｎ型層３２，３３間にゲート絶縁膜３４を介し
てゲート電極３５が形成されている。ｎ型層３２にはゲ
ート電極１７が接続され、ｎ型層３３にはカソード電極
１６と共通接続されるＲＣＤ部のアノード電極１９が接
続されている。この実施例によれば、面積の増加を伴う
ことなくＭＯＳＦＥＴでターンオフすることのできる逆
導通ＧＴＯが得られる。
ート電極１７とカソード電極１６の間をショートするた
めのＭＯＳＦＥＴを一体化した場合の実施例である。隔
離領域内にｐ- 型層３１を形成し、このｐ- 型層３１内
にソース、ドレインとなるｎ型層３２，３３が形成さ
れ、このｎ型層３２，３３間にゲート絶縁膜３４を介し
てゲート電極３５が形成されている。ｎ型層３２にはゲ
ート電極１７が接続され、ｎ型層３３にはカソード電極
１６と共通接続されるＲＣＤ部のアノード電極１９が接
続されている。この実施例によれば、面積の増加を伴う
ことなくＭＯＳＦＥＴでターンオフすることのできる逆
導通ＧＴＯが得られる。
【００２８】図９は、ゲートターンオフサイリスタに直
列に接続されるエミッタオープン用ＭＯＳＦＥＴを一体
化した場合の実施例である。ＭＯＳＦＥＴの構造は先の
実施例と同様である。シェナーダイオード３６はＭＯＳ
ＦＥＴのソース・ドレイン間電圧を抑えるためのもので
ある。この実施例によっても先の実施例と同様に、面積
増加を伴うことなくＭＯＳＦＥＴを一体化することがで
きる。なお、本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。
列に接続されるエミッタオープン用ＭＯＳＦＥＴを一体
化した場合の実施例である。ＭＯＳＦＥＴの構造は先の
実施例と同様である。シェナーダイオード３６はＭＯＳ
ＦＥＴのソース・ドレイン間電圧を抑えるためのもので
ある。この実施例によっても先の実施例と同様に、面積
増加を伴うことなくＭＯＳＦＥＴを一体化することがで
きる。なお、本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。
【００２９】
【発明の効果】以上詳述したように本発明によれば、エ
ミッタ形成領域を扇状に分割し、各分割領域で複数個の
エミッタを平行に配置しているので、周辺部におけるエ
ミッタ間の無駄なスペース無くして、有効面積の増大を
はかるＧＴＯを実現することが可能となる。
ミッタ形成領域を扇状に分割し、各分割領域で複数個の
エミッタを平行に配置しているので、周辺部におけるエ
ミッタ間の無駄なスペース無くして、有効面積の増大を
はかるＧＴＯを実現することが可能となる。
【図１】隔離領域にゲートリードを取り出すゲート電極
部分を設けた逆導通ＧＴＯの構造を示す図。
部分を設けた逆導通ＧＴＯの構造を示す図。
【図２】増幅ゲート型逆導通ＧＴＯに適用した実施例を
示す図。
示す図。
【図３】増幅ゲート型逆導通ＧＴＯに適用した他の実施
例を示す図。
例を示す図。
【図４】増幅ゲート型逆導通ＧＴＯに適用した他の実施
例を示す図。
例を示す図。
【図５】増幅ゲート型逆導通ＧＴＯに適用した他の実施
例を示す図。
例を示す図。
【図６】ＲＣＤ部からはみ出した過剰正孔をバイパスす
るためダイオードを設けた実施例を示す図。
るためダイオードを設けた実施例を示す図。
【図７】ＲＣＤ部からはみ出した過剰正孔をバイパスす
るためのバイパス用ダイオードをモノリシックに形成し
た場合の実施例を示す図。
るためのバイパス用ダイオードをモノリシックに形成し
た場合の実施例を示す図。
【図８】ゲートターンオフサイリスタのゲート電極とカ
ソード電極の間をショートするためのＭＯＳＦＥＴを一
体化した場合の実施例を示す図。
ソード電極の間をショートするためのＭＯＳＦＥＴを一
体化した場合の実施例を示す図。
【図９】ゲートターンオフサイリスタに直列に接続され
るエミッタオープン用ＭＯＳＦＥＴを一体化した場合の
実施例を示す図。
るエミッタオープン用ＭＯＳＦＥＴを一体化した場合の
実施例を示す図。
【図１０】ＧＴＯの有効面積を増加させるためにエミッ
タパターンを工夫した場合の実施例を示す図。
タパターンを工夫した場合の実施例を示す図。
【図１１】従来の逆導通ＧＴＯの構造を示す図。
【図１２】逆導通ＧＴＯの動作を説明するための図。
１１…第１エミッタ層、 １２…第１ベース層 １３…第２ベース層、 １４…第２エミッタ １５…ＲＣＤカソード層、 １６…カソード電極 １７…ゲート電極、 １８…アノード電極 １９…ＲＣＤアノード電極、２０…ｎ+ 層 ２１…絶縁膜、 ２２…オンゲート電極 ２３…補助ＧＴＯ第２カソード電極 ２４…補助ＧＴＯ第２エミッタ層 ２５…補助ダイオードカソード電極 ２６…補助ダイオードカソード層 ２７…補助ダイオードの寄生サイリスタ動作を防止する
ためのｎ+ 層 ２８…バイパス用ダイオード接続電極 ２９…バイパス用ダイオード ３０…ショットキー電極、 ３１…ｐ- 型層 ３２，３３…型層、 ３４…ゲート絶縁膜 ３５…ゲート電極、 ３６…ツェナーダイオー
ド ４０…扇状の分割領域。
ためのｎ+ 層 ２８…バイパス用ダイオード接続電極 ２９…バイパス用ダイオード ３０…ショットキー電極、 ３１…ｐ- 型層 ３２，３３…型層、 ３４…ゲート絶縁膜 ３５…ゲート電極、 ３６…ツェナーダイオー
ド ４０…扇状の分割領域。
フロントページの続き (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】メサ型のエミッタを複数に分割形成してな
るゲートターンオフサイリスタにおいて、エミッタ形成
領域を扇状に分割し、この各分割領域内で前記複数のエ
ミッタを平行に配置してなることを特徴とするゲートタ
ーンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024291A JPH05343663A (ja) | 1993-02-12 | 1993-02-12 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024291A JPH05343663A (ja) | 1993-02-12 | 1993-02-12 | ゲートターンオフサイリスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26577684A Division JPS61144065A (ja) | 1984-06-12 | 1984-12-17 | 逆導通ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343663A true JPH05343663A (ja) | 1993-12-24 |
Family
ID=12134073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024291A Pending JPH05343663A (ja) | 1993-02-12 | 1993-02-12 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002119071A (ja) * | 2000-09-29 | 2002-04-19 | Abb Semiconductors Ag | 逆導電性ｇｃｔ（ゲート転流サイリスタ）とｇｃｔの用途 |
| US6570193B1 (en) | 1998-11-11 | 2003-05-27 | Mitsubishi Denki Kabushiki Kaisha | Reverse conducting thyristor device, pressure-connection type semiconductor device and semiconductor substrate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483781A (en) * | 1977-12-16 | 1979-07-04 | Meidensha Electric Mfg Co Ltd | Semiconductor control element |
| JPS5523465A (en) * | 1978-08-09 | 1980-02-19 | Toshiba Corp | Heating signal recorder |
| JPS5933871A (ja) * | 1982-08-20 | 1984-02-23 | Toshiba Corp | 逆導通型半導体装置 |
-
1993
- 1993-02-12 JP JP5024291A patent/JPH05343663A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483781A (en) * | 1977-12-16 | 1979-07-04 | Meidensha Electric Mfg Co Ltd | Semiconductor control element |
| JPS5523465A (en) * | 1978-08-09 | 1980-02-19 | Toshiba Corp | Heating signal recorder |
| JPS5933871A (ja) * | 1982-08-20 | 1984-02-23 | Toshiba Corp | 逆導通型半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570193B1 (en) | 1998-11-11 | 2003-05-27 | Mitsubishi Denki Kabushiki Kaisha | Reverse conducting thyristor device, pressure-connection type semiconductor device and semiconductor substrate |
| JP2002119071A (ja) * | 2000-09-29 | 2002-04-19 | Abb Semiconductors Ag | 逆導電性ｇｃｔ（ゲート転流サイリスタ）とｇｃｔの用途 |
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