JPH05343473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05343473A JPH05343473A JP4151717A JP15171792A JPH05343473A JP H05343473 A JPH05343473 A JP H05343473A JP 4151717 A JP4151717 A JP 4151717A JP 15171792 A JP15171792 A JP 15171792A JP H05343473 A JPH05343473 A JP H05343473A
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- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Abstract
(57)【要約】
【目的】 電子機器、特にハイブリッドＩＣに使用され
る半導体装置において、熱衝撃によって接続部が破断す
ることがなく、突起状電極と半導体チップの電極は摺動
するが半導体チップと絶縁性基板ははがれず、電気的接
続を保持する圧接構造を有する半導体装置の製造方法を
提供する。 【構成】 テープ状のフィルムベース１５上に接着剤１
４を塗布し、この上に半導体チップ１１を仮固定してテ
ープ上に整列させる工程と、このテープをキャリアとし
て搬送に用い、フィルムベース１５を半導体チップ１１
から引きはがした後突起状電極１７と半導体チップ１１
のＡｌ電極１２の位置合わせを行い、半導体チップ１１
の電極膜１３と突起状電極１７の間に有する絶縁性接着
剤１４を排出するまで加圧し、同時に絶縁性接着剤１４
を硬化し、半導体チップ１１を配線基板１９に固着する
と共に電気的に接続する工程とからなるものである。
る半導体装置において、熱衝撃によって接続部が破断す
ることがなく、突起状電極と半導体チップの電極は摺動
するが半導体チップと絶縁性基板ははがれず、電気的接
続を保持する圧接構造を有する半導体装置の製造方法を
提供する。 【構成】 テープ状のフィルムベース１５上に接着剤１
４を塗布し、この上に半導体チップ１１を仮固定してテ
ープ上に整列させる工程と、このテープをキャリアとし
て搬送に用い、フィルムベース１５を半導体チップ１１
から引きはがした後突起状電極１７と半導体チップ１１
のＡｌ電極１２の位置合わせを行い、半導体チップ１１
の電極膜１３と突起状電極１７の間に有する絶縁性接着
剤１４を排出するまで加圧し、同時に絶縁性接着剤１４
を硬化し、半導体チップ１１を配線基板１９に固着する
と共に電気的に接続する工程とからなるものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特にマイクロコンピュータやゲーム
アレイ等の多電極、狭ピッチのＬＳＩチップの実装方法
に関するものである。
関するものであり、特にマイクロコンピュータやゲーム
アレイ等の多電極、狭ピッチのＬＳＩチップの実装方法
に関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図３と共
に説明する。
に説明する。
【０００３】まず、図３（ｂ）に示すように導体配線４
を有するガラス、セラミックからなる絶縁性基板５上に
図３（ａ）に示す半導体チップ１のＡ１電極２の位置に
合わせてＡｕの突起状電極３を印刷、焼成して形成し、
この突起状電極３と半導体チップ１のＡｌ電極２の位置
合わせを行い、図３（ｃ）に示すように加熱加圧ツール
６を用いて半導体チップ１を加熱しながら絶縁性基板５
に加圧することによりＡｕの突起状電極３とＡｌ電極２
の接合部にＡｕ−Ａｌ合金を形成して電気的接続を行
い、図３（ｄ）に示すように絶縁性接着剤７を塗布浸透
させ硬化して半導体チップ１を絶縁性基板５に固着する
ものである。
を有するガラス、セラミックからなる絶縁性基板５上に
図３（ａ）に示す半導体チップ１のＡ１電極２の位置に
合わせてＡｕの突起状電極３を印刷、焼成して形成し、
この突起状電極３と半導体チップ１のＡｌ電極２の位置
合わせを行い、図３（ｃ）に示すように加熱加圧ツール
６を用いて半導体チップ１を加熱しながら絶縁性基板５
に加圧することによりＡｕの突起状電極３とＡｌ電極２
の接合部にＡｕ−Ａｌ合金を形成して電気的接続を行
い、図３（ｄ）に示すように絶縁性接着剤７を塗布浸透
させ硬化して半導体チップ１を絶縁性基板５に固着する
ものである。
【０００４】
【発明が解決しようとする課題】前述した従来の構成で
は、絶縁性基板１と突起状電極３は焼結、突起状電極３
とＡｌ電極５は合金接合という非常に強堅な接続構造を
有するため半導体チップ４（熱膨張係数２．８×１０-6
／℃）と絶縁性基板１（９８％アルミナセラミックの場
合の熱膨張係数６．４×１０-6／℃）の間の熱膨張係数
の差によって接続部に熱応力を生じ熱衝撃により破断し
やすいという問題点があった。
は、絶縁性基板１と突起状電極３は焼結、突起状電極３
とＡｌ電極５は合金接合という非常に強堅な接続構造を
有するため半導体チップ４（熱膨張係数２．８×１０-6
／℃）と絶縁性基板１（９８％アルミナセラミックの場
合の熱膨張係数６．４×１０-6／℃）の間の熱膨張係数
の差によって接続部に熱応力を生じ熱衝撃により破断し
やすいという問題点があった。
【０００５】本発明は上記従来の問題点を解決するもの
であり、突起状電極と半導体チップの電極の接続を加圧
しながら絶縁性接着剤を硬化するという圧接構造の半導
体装置の製造方法を提供するものである。
であり、突起状電極と半導体チップの電極の接続を加圧
しながら絶縁性接着剤を硬化するという圧接構造の半導
体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、テープ状のフィル
ムベース上に接着剤を塗布し、この上に半導体素子を仮
固定してテープ上に整列させる工程と、このテープをキ
ャリアとして搬送に用い、フィルムベースを半導体素子
から引きはがした後突起状電極と半導体素子の電極の位
置合わせを行い、半導体素子の電極と突起状電極の間に
有する絶縁性接着剤を排出するまで加圧し、同時に絶縁
性接着剤を硬化し、半導体素子を配線基板に固着すると
共に電気的に接続する工程とからなるものである。
に本発明の半導体装置の製造方法は、テープ状のフィル
ムベース上に接着剤を塗布し、この上に半導体素子を仮
固定してテープ上に整列させる工程と、このテープをキ
ャリアとして搬送に用い、フィルムベースを半導体素子
から引きはがした後突起状電極と半導体素子の電極の位
置合わせを行い、半導体素子の電極と突起状電極の間に
有する絶縁性接着剤を排出するまで加圧し、同時に絶縁
性接着剤を硬化し、半導体素子を配線基板に固着すると
共に電気的に接続する工程とからなるものである。
【０００７】
【作用】従って本発明によれば、突起状電極と半導体チ
ップの電極の接続を加圧しながら絶縁性接着剤を硬化す
るという圧接構造を有するため、雰囲気の温度が上下し
て熱衝撃が加わっても、突起状電極と半導体チップの電
極は摺動するが半導体チップと絶縁性基板ははがれず、
電気的接続を保持することができる。
ップの電極の接続を加圧しながら絶縁性接着剤を硬化す
るという圧接構造を有するため、雰囲気の温度が上下し
て熱衝撃が加わっても、突起状電極と半導体チップの電
極は摺動するが半導体チップと絶縁性基板ははがれず、
電気的接続を保持することができる。
【０００８】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【０００９】図１は本発明の半導体装置の製造方法を説
明するための工程断面図である。また図１（ａ）に示す
ように半導体チップ１１上のＡｌ電極１２の表面にある
Ａｌ酸化膜を硝酸、フッ化水素酸等を用いて除去し、さ
らに次亜リン酸ナトリウム、アンモニア水等で活性化を
行った後ＰｄをＡｌの上に選択的に無電解めっきしてＰ
ｄ膜１３を形成する。これは、絶縁膜であるＡｌ酸化膜
を除去することにより圧接接合による接触抵抗値を低減
することを目的とし、さらに再度Ａｌ酸化膜が形成でき
ないように、また耐候性も考慮して非酸化性導体膜をＡ
ｌ電極１２上に形成するものである。またこの非酸化性
導体膜としては、Ｐｄの他にＮｉも可能であり、Ｎｉを
用いる場合はさらにその上にＡｕを無電解めっきして非
酸化性導体膜として形成できることを確認している。し
かもＮｉ−Ａｕ膜を用いるとＰｄ膜を用いた場合よりも
接触抵抗値を低く保つことができる。
明するための工程断面図である。また図１（ａ）に示す
ように半導体チップ１１上のＡｌ電極１２の表面にある
Ａｌ酸化膜を硝酸、フッ化水素酸等を用いて除去し、さ
らに次亜リン酸ナトリウム、アンモニア水等で活性化を
行った後ＰｄをＡｌの上に選択的に無電解めっきしてＰ
ｄ膜１３を形成する。これは、絶縁膜であるＡｌ酸化膜
を除去することにより圧接接合による接触抵抗値を低減
することを目的とし、さらに再度Ａｌ酸化膜が形成でき
ないように、また耐候性も考慮して非酸化性導体膜をＡ
ｌ電極１２上に形成するものである。またこの非酸化性
導体膜としては、Ｐｄの他にＮｉも可能であり、Ｎｉを
用いる場合はさらにその上にＡｕを無電解めっきして非
酸化性導体膜として形成できることを確認している。し
かもＮｉ−Ａｕ膜を用いるとＰｄ膜を用いた場合よりも
接触抵抗値を低く保つことができる。
【００１０】このような電極処理を行ったチップを図１
（ｂ）に示すようにテフロン等のフッ素樹脂からなるフ
ィルムベース１５上に絶縁性接着剤１４を塗布した接着
シート上に整列して並べ絶縁性接着剤を８０℃で仮硬化
する。本実施例では、絶縁性接着剤１４としてエポキシ
系接着剤で硬化反応が８０〜１２０℃で熱可塑性、１８
０〜２００℃で熱硬化性となるようなものを選んだ。８
０〜１２０℃の熱可塑反応温度域でこの接着剤を用いる
と複数回の仮硬化が可能で接着剤の剥離性も比較的容易
でリペアを容易に行うことができる。１８０〜２００℃
で熱硬化すると強固に接着し熱可塑性接着剤の欠点であ
る耐候性の悪さを補強する。この状態ではリペアはかな
り困難となるが、樹脂を熱破壊することにより剥離は可
能となる。残った樹脂はトルエンによってきれいに洗浄
することができる。また光硬化性と熱硬化性併用タイプ
も試みたが、樹脂の粘度が低いため接着シート状にする
ことはできなかったが本発明の半導体装置の製造は可能
であった。このときは、光硬化により仮接着を行った。
（ｂ）に示すようにテフロン等のフッ素樹脂からなるフ
ィルムベース１５上に絶縁性接着剤１４を塗布した接着
シート上に整列して並べ絶縁性接着剤を８０℃で仮硬化
する。本実施例では、絶縁性接着剤１４としてエポキシ
系接着剤で硬化反応が８０〜１２０℃で熱可塑性、１８
０〜２００℃で熱硬化性となるようなものを選んだ。８
０〜１２０℃の熱可塑反応温度域でこの接着剤を用いる
と複数回の仮硬化が可能で接着剤の剥離性も比較的容易
でリペアを容易に行うことができる。１８０〜２００℃
で熱硬化すると強固に接着し熱可塑性接着剤の欠点であ
る耐候性の悪さを補強する。この状態ではリペアはかな
り困難となるが、樹脂を熱破壊することにより剥離は可
能となる。残った樹脂はトルエンによってきれいに洗浄
することができる。また光硬化性と熱硬化性併用タイプ
も試みたが、樹脂の粘度が低いため接着シート状にする
ことはできなかったが本発明の半導体装置の製造は可能
であった。このときは、光硬化により仮接着を行った。
【００１１】一方、図１（ｃ）に示すように平面度の良
好なセラミックやガラス、窒化アルミ、シリコン等から
なる絶縁性基板１９の表面にＡｕやＡｇ−Ｐｄ、ＩＴＯ
等からなる導体配線１８を形成し、続いて導体配線１８
上で半導体チップ１１のＡｌ電極１２の位置に合わせて
エッチングマスクを用いてＡｕペーストを印刷し焼成し
てＡｕの突起状電極１７を形成する。本実施例では突起
状電極１７のサイズを直径約１００μｍ、膜厚約１３μ
ｍとしている。この突起状電極１３に、図２（ｂ）の接
着シートから半導体チップ１１の外形、つまり切断線１
６で半導体チップ１１を切取り、フィルムベース１５を
引き剥したもののＡｌ電極１２の位置合わせを行う。
好なセラミックやガラス、窒化アルミ、シリコン等から
なる絶縁性基板１９の表面にＡｕやＡｇ−Ｐｄ、ＩＴＯ
等からなる導体配線１８を形成し、続いて導体配線１８
上で半導体チップ１１のＡｌ電極１２の位置に合わせて
エッチングマスクを用いてＡｕペーストを印刷し焼成し
てＡｕの突起状電極１７を形成する。本実施例では突起
状電極１７のサイズを直径約１００μｍ、膜厚約１３μ
ｍとしている。この突起状電極１３に、図２（ｂ）の接
着シートから半導体チップ１１の外形、つまり切断線１
６で半導体チップ１１を切取り、フィルムベース１５を
引き剥したもののＡｌ電極１２の位置合わせを行う。
【００１２】次に図１（ｄ）に示すように加圧ツール２
０を用いて加熱しながら加圧する。本実施例ではヒータ
ーにより温度を１８０℃に保持し、加圧を９０ｇ／１電
極とし、加圧時間を２０秒としており、突起状電極１７
は約３μｍ圧縮される。絶縁性接着剤１４は１８０℃で
十分な流動性を持ち、加圧により突起状電極１７とＰｄ
膜１３との間にある絶縁性接着剤１４は十分に排出され
電気的接続に支障をきたすことはない。加圧時間が１５
秒を超えると絶縁性接着剤１４の流動性はなくなり硬化
する。従って、加圧が終わって加圧ツール２０をはずし
ても半導体チップ１１と絶縁性基板１９はしっかりと固
着され、電気的接続もなされている。
０を用いて加熱しながら加圧する。本実施例ではヒータ
ーにより温度を１８０℃に保持し、加圧を９０ｇ／１電
極とし、加圧時間を２０秒としており、突起状電極１７
は約３μｍ圧縮される。絶縁性接着剤１４は１８０℃で
十分な流動性を持ち、加圧により突起状電極１７とＰｄ
膜１３との間にある絶縁性接着剤１４は十分に排出され
電気的接続に支障をきたすことはない。加圧時間が１５
秒を超えると絶縁性接着剤１４の流動性はなくなり硬化
する。従って、加圧が終わって加圧ツール２０をはずし
ても半導体チップ１１と絶縁性基板１９はしっかりと固
着され、電気的接続もなされている。
【００１３】本発明の製造方法でつくられた半導体装置
の熱衝撃試験（−５５℃〜１２５℃、１サイクル６０
分）の結果を図２に示す。１Ω以上の接触抵抗の接続点
について接続不良とした。従来例の場合はオープンにな
る不良モードが多かったのに対して、本実施例ではオー
プンになるような不良は発生しなかった。Ｎｉ−Ａｕの
電極膜を用いた場合４００サイクルでは接続不良は発生
していない。図２より明らかなように、本発明の半導体
装置は従来に比べて熱衝撃による信頼性が優れているこ
とがわかる。
の熱衝撃試験（−５５℃〜１２５℃、１サイクル６０
分）の結果を図２に示す。１Ω以上の接触抵抗の接続点
について接続不良とした。従来例の場合はオープンにな
る不良モードが多かったのに対して、本実施例ではオー
プンになるような不良は発生しなかった。Ｎｉ−Ａｕの
電極膜を用いた場合４００サイクルでは接続不良は発生
していない。図２より明らかなように、本発明の半導体
装置は従来に比べて熱衝撃による信頼性が優れているこ
とがわかる。
【００１４】また、突起状電極１７が焼成により強固に
絶縁性基板１９に固着しているため、本発明の半導体装
置に不良が生じて半導体チップ１１を剥離してリペアす
る際も、残った接着剤を洗浄する際も突起状電極１７が
剥離することはなく、さらに１μｍ程度圧縮することが
可能であるので、再度同一の突起状電極に実装すること
ができる。
絶縁性基板１９に固着しているため、本発明の半導体装
置に不良が生じて半導体チップ１１を剥離してリペアす
る際も、残った接着剤を洗浄する際も突起状電極１７が
剥離することはなく、さらに１μｍ程度圧縮することが
可能であるので、再度同一の突起状電極に実装すること
ができる。
【００１５】
【発明の効果】以上のように本発明は、突起状電極と半
導体チップの電極の接続を加圧しながら絶縁性接着剤を
硬化するという圧接構造を有するため、雰囲気の温度が
上下して熱衝撃が加わっても、突起状電極と半導体チッ
プの電極は摺動するが半導体チップと絶縁性基板ははが
れず、電気的接続を保持することができる。
導体チップの電極の接続を加圧しながら絶縁性接着剤を
硬化するという圧接構造を有するため、雰囲気の温度が
上下して熱衝撃が加わっても、突起状電極と半導体チッ
プの電極は摺動するが半導体チップと絶縁性基板ははが
れず、電気的接続を保持することができる。
【図１】（ａ）〜（ｄ）は本発明の一実施例における半
導体装置の製造方法を説明する工程断面図
導体装置の製造方法を説明する工程断面図
【図２】本発明と従来の半導体装置の熱衝撃による不良
発生率の比較図
発生率の比較図
【図３】（ａ）〜（ｄ）は従来の半導体装置の製造方法
を説明する工程断面図
を説明する工程断面図
１１ 半導体チップ １２ Ａｌ電極 １３ Ｐｄ膜 １４ 絶縁性接着剤 １５ フィルムベース １６ 切断線 １７ 突起状電極 １８ 導体配線 １９ 絶縁性基板 ２０ 加圧ツール
フロントページの続き (72)発明者 福井 康晴 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 毛利 昇 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】導体配線を有した絶縁性基板に実装する半
導体素子の電極位置に合わせてＡｕペーストを印刷し焼
成してＡｕの突起状電極を形成する工程と、前記半導体
素子の電極部に非酸化性の金属導体膜を形成する工程
と、フィルム状にした絶縁性接着剤を絶縁性基板の半導
体素子実装部あるいは半導体素子の配線面に付着させ、
前記半導体素子の電極と前記突起状電極の位置合わせを
行い加圧しながら接着剤を硬化し、半導体素子を絶縁性
基板に固着すると共に前記突起状電極と半導体素子の電
極を電気的に接続する工程とを有する半導体装置の製造
方法。 - 【請求項２】フィルムベースをテープ形状にして接着シ
ートを形成し、この上に半導体素子を仮固定してテープ
上に整列させることにより連続して行う請求項１記載の
半導体装置の製造方法。 - 【請求項３】硬化反応性の異なる少なくとも熱可塑性接
着剤、熱硬化性接着剤、光硬化性接着剤のいずれか２種
類の絶縁性接着剤を組み合わせて接着シートを形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15171792A JP3163751B2 (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15171792A JP3163751B2 (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343473A true JPH05343473A (ja) | 1993-12-24 |
| JP3163751B2 JP3163751B2 (ja) | 2001-05-08 |
Family
ID=15524749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15171792A Expired - Fee Related JP3163751B2 (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163751B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000195879A (ja) * | 1998-12-25 | 2000-07-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6271058B1 (en) | 1998-01-06 | 2001-08-07 | Nec Corporation | Method of manufacturing semiconductor device in which semiconductor chip is mounted facedown on board |
| DE10120029A1 (de) * | 2001-02-13 | 2002-08-29 | Pac Tech Gmbh | Presskontaktierung von Mikrochips |
| WO2008072510A1 (ja) * | 2006-12-15 | 2008-06-19 | Sharp Kabushiki Kaisha | 半導体装置 |
| WO2009057614A1 (ja) * | 2007-10-31 | 2009-05-07 | Nec Corporation | 電子装置及びその製造方法、並びに実装基板 |
| JP2009283962A (ja) * | 1996-08-06 | 2009-12-03 | Hitachi Chem Co Ltd | 接着剤付チップの製造方法 |
| WO2010109739A1 (ja) * | 2009-03-27 | 2010-09-30 | 株式会社アドバンテスト | 製造装置、製造方法およびパッケージデバイス |
-
1992
- 1992-06-11 JP JP15171792A patent/JP3163751B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283962A (ja) * | 1996-08-06 | 2009-12-03 | Hitachi Chem Co Ltd | 接着剤付チップの製造方法 |
| JP2009283961A (ja) * | 1996-08-06 | 2009-12-03 | Hitachi Chem Co Ltd | 接着剤付チップ連 |
| US6271058B1 (en) | 1998-01-06 | 2001-08-07 | Nec Corporation | Method of manufacturing semiconductor device in which semiconductor chip is mounted facedown on board |
| JP2000195879A (ja) * | 1998-12-25 | 2000-07-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| DE10120029A1 (de) * | 2001-02-13 | 2002-08-29 | Pac Tech Gmbh | Presskontaktierung von Mikrochips |
| WO2008072510A1 (ja) * | 2006-12-15 | 2008-06-19 | Sharp Kabushiki Kaisha | 半導体装置 |
| WO2009057614A1 (ja) * | 2007-10-31 | 2009-05-07 | Nec Corporation | 電子装置及びその製造方法、並びに実装基板 |
| JP5604873B2 (ja) * | 2007-10-31 | 2014-10-15 | 日本電気株式会社 | 電子装置の製造方法 |
| WO2010109739A1 (ja) * | 2009-03-27 | 2010-09-30 | 株式会社アドバンテスト | 製造装置、製造方法およびパッケージデバイス |
| JPWO2010109739A1 (ja) * | 2009-03-27 | 2012-09-27 | 株式会社アドバンテスト | 製造装置、製造方法およびパッケージデバイス |
| KR101316049B1 (ko) * | 2009-03-27 | 2013-10-07 | 가부시키가이샤 어드밴티스트 | 제조 장치, 제조 방법 및 패키지 디바이스 |
| US8667669B2 (en) | 2009-03-27 | 2014-03-11 | Advantest Corporation | Apparatus and method for manufacturing a packaged device |
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| Publication number | Publication date |
|---|---|
| JP3163751B2 (ja) | 2001-05-08 |
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