JPH05343279A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05343279A JPH05343279A JP4151003A JP15100392A JPH05343279A JP H05343279 A JPH05343279 A JP H05343279A JP 4151003 A JP4151003 A JP 4151003A JP 15100392 A JP15100392 A JP 15100392A JP H05343279 A JPH05343279 A JP H05343279A
- Authority
- JP
- Japan
- Prior art keywords
- resist film
- resist
- etched
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ステッパの限界解像線幅以下の寸法精度での
加工を可能にする。 【構成】 被エッチング層１１上に第１レジスト膜１２
をステッパの限界解像線幅で露光，現像して開口部１３
を形成し、その上に第２レジスト膜１４を塗布し、マス
クをずらして２回目の露光を行なうことにより限界解像
線幅より小さい線幅のパターン加工が可能となり、半導
体装置の微細化が達成できる。
加工を可能にする。 【構成】 被エッチング層１１上に第１レジスト膜１２
をステッパの限界解像線幅で露光，現像して開口部１３
を形成し、その上に第２レジスト膜１４を塗布し、マス
クをずらして２回目の露光を行なうことにより限界解像
線幅より小さい線幅のパターン加工が可能となり、半導
体装置の微細化が達成できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、更に詳しくは、フォトリソグラフィーによる
レジストパターンの形成に係わる。
法に関し、更に詳しくは、フォトリソグラフィーによる
レジストパターンの形成に係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
この種の方法は、被エッチング層上にレジストをコーテ
ィングし、このレジストを露光，現像するという単層レ
ジストによるパターニングが行なわれている。この単層
レジストによるパターニングでは、加工することのでき
る最小の線幅がステッパの解像力で決定されてしまう。
また、下地の被エッチング層に段差があった場合には、
その段差から数十μｍに亘ってレジストの膜厚が安定し
ないため、バルク効果及び定在波効果によってレジスト
線幅がばらついてしまうという問題点がある。例えば、
レジストの任意の部分を露光した後、現像処理によって
露光した部分のレジストを除去するとき、レジストの上
部と下部では現像液に浸される時間が異なる。現像液に
浸される時間が長ければ、それだけ多くのレジストが除
去されるために、レジスト下部に比べて現像液に浸され
る時間が長いレジスト上部では、レジストの除去される
量も多い（バルク効果）。その結果、現像後のレジスト
パターン断面は、現像初期（図４（Ａ）），現像中期
（図４（Ｂ）），現像終了（図４（Ｃ））と経過するに
従って、順テーパ形状となる。なお、同図中１は被エッ
チング層、２はレジスト、２ａは感光した部分を示して
いる。
この種の方法は、被エッチング層上にレジストをコーテ
ィングし、このレジストを露光，現像するという単層レ
ジストによるパターニングが行なわれている。この単層
レジストによるパターニングでは、加工することのでき
る最小の線幅がステッパの解像力で決定されてしまう。
また、下地の被エッチング層に段差があった場合には、
その段差から数十μｍに亘ってレジストの膜厚が安定し
ないため、バルク効果及び定在波効果によってレジスト
線幅がばらついてしまうという問題点がある。例えば、
レジストの任意の部分を露光した後、現像処理によって
露光した部分のレジストを除去するとき、レジストの上
部と下部では現像液に浸される時間が異なる。現像液に
浸される時間が長ければ、それだけ多くのレジストが除
去されるために、レジスト下部に比べて現像液に浸され
る時間が長いレジスト上部では、レジストの除去される
量も多い（バルク効果）。その結果、現像後のレジスト
パターン断面は、現像初期（図４（Ａ）），現像中期
（図４（Ｂ）），現像終了（図４（Ｃ））と経過するに
従って、順テーパ形状となる。なお、同図中１は被エッ
チング層、２はレジスト、２ａは感光した部分を示して
いる。
【０００３】従って、異なるレジスト膜で同一寸法形状
のマスクによりパターニングをした場合は、レジスト膜
厚が薄い部分が完全に現像された後、レジスト膜厚の厚
い部分が完全に現像されるまで、レジスト膜厚の薄い部
分は現像が終わった後も現像液に浸されることになる。
その結果、図５に示すように、レジスト膜厚の薄い部分
は厚い部分に比べてスペースの幅（またはコンタクト
径）が大きくなる。従って、同一パターンで同じ現像処
理を行った場合は、レジスト膜厚が薄いほどレジストの
残し線幅は小さくなり、コンタクト径は大きくなってし
まう。
のマスクによりパターニングをした場合は、レジスト膜
厚が薄い部分が完全に現像された後、レジスト膜厚の厚
い部分が完全に現像されるまで、レジスト膜厚の薄い部
分は現像が終わった後も現像液に浸されることになる。
その結果、図５に示すように、レジスト膜厚の薄い部分
は厚い部分に比べてスペースの幅（またはコンタクト
径）が大きくなる。従って、同一パターンで同じ現像処
理を行った場合は、レジスト膜厚が薄いほどレジストの
残し線幅は小さくなり、コンタクト径は大きくなってし
まう。
【０００４】また、例えば、図６に示すように、Ｓｉ３
／ＳｉＯ2４／レジスト５と積み重ね、そこに光を入射
した場合は、Ｓｉ３／Ｓｉ2４界面で反射した反射光と
入射光が干渉して定在波が出来る（ＳｉＯ2とレジスト
の屈折率は殆ど等しいので、ＳｉＯ2／レジスト界面で
は反射は起こらない）。定在波には腹と節があり、腹で
は光強度が強く、節では光強度が弱い。その結果、図７
に示すように、レジスト５の中で強く感光される部分
（図中で点の密度が高い部分）と弱く感光される部分
（図中で点の密度の低い部分）とが出来る。レジストが
強く感光された腹の部分では現像速度が速く、弱く感光
された節の部分では現像速度が遅いために、レジストの
表面部分が腹（強く感光された部分）か節（弱く感光さ
れた部分）かで出来上がりのレジスト線幅が大きく左右
される。つまり、レジストの表面部分が腹ならば最初レ
ジストが現像され易く出来上がりの残りのレジスト線幅
が小さくなり、レジストの表面部分が節ならば最初レジ
ストが現像され難く出来上がりの残りのレジスト線幅が
大きくなる（定在波効果）。なお、図中６は、フォトマ
スクを示している。
／ＳｉＯ2４／レジスト５と積み重ね、そこに光を入射
した場合は、Ｓｉ３／Ｓｉ2４界面で反射した反射光と
入射光が干渉して定在波が出来る（ＳｉＯ2とレジスト
の屈折率は殆ど等しいので、ＳｉＯ2／レジスト界面で
は反射は起こらない）。定在波には腹と節があり、腹で
は光強度が強く、節では光強度が弱い。その結果、図７
に示すように、レジスト５の中で強く感光される部分
（図中で点の密度が高い部分）と弱く感光される部分
（図中で点の密度の低い部分）とが出来る。レジストが
強く感光された腹の部分では現像速度が速く、弱く感光
された節の部分では現像速度が遅いために、レジストの
表面部分が腹（強く感光された部分）か節（弱く感光さ
れた部分）かで出来上がりのレジスト線幅が大きく左右
される。つまり、レジストの表面部分が腹ならば最初レ
ジストが現像され易く出来上がりの残りのレジスト線幅
が小さくなり、レジストの表面部分が節ならば最初レジ
ストが現像され難く出来上がりの残りのレジスト線幅が
大きくなる（定在波効果）。なお、図中６は、フォトマ
スクを示している。
【０００５】さらに、図８には、レジスト膜厚と残しの
レジスト線幅の関係を示す。図中の点線はバルク効果を
示し、残しのレジスト線幅がレジスト膜厚に比例するこ
とを示している。図中の実線はバルク効果に定在波効果
を加えた状態を示し、レジスト膜厚に対するレジスト線
幅が波状に変化することが判る。
レジスト線幅の関係を示す。図中の点線はバルク効果を
示し、残しのレジスト線幅がレジスト膜厚に比例するこ
とを示している。図中の実線はバルク効果に定在波効果
を加えた状態を示し、レジスト膜厚に対するレジスト線
幅が波状に変化することが判る。
【０００６】また、このような問題に加えて、例えば、
図９に示すように、被エッチング層１に凹部１ａが形成
されていて、局所的にレジスト２の膜厚が大きい所があ
る場合や、反応性イオンエッチング（ＲＩＥ）でレジス
トのエッチングレートが速く、レジストを厚くしなけれ
ばならない場合には、フォーカス深さ（ＤＯＦ：Ｄｅｐ
ｔｈ Ｏｆ Ｆｏｃｕｓ）が足りなくなり、解像ができ
なくなる問題もある。図９（Ａ）は、レジストコーティ
ング後の断面図である。例えば、レジストの膜厚が１．
０μｍで段差が１．５μｍあった場合、段差部分のレジ
スト膜厚は、ほぼ２．５μｍになる。ここでフォーカス
深さが２．０μｍとすると、２．５−２．０＝０．５μ
ｍ足りないため、同図（Ｂ）に示すように解像すること
ができず、レジストマスクパターンを形成することがで
きないという問題がある。
図９に示すように、被エッチング層１に凹部１ａが形成
されていて、局所的にレジスト２の膜厚が大きい所があ
る場合や、反応性イオンエッチング（ＲＩＥ）でレジス
トのエッチングレートが速く、レジストを厚くしなけれ
ばならない場合には、フォーカス深さ（ＤＯＦ：Ｄｅｐ
ｔｈ Ｏｆ Ｆｏｃｕｓ）が足りなくなり、解像ができ
なくなる問題もある。図９（Ａ）は、レジストコーティ
ング後の断面図である。例えば、レジストの膜厚が１．
０μｍで段差が１．５μｍあった場合、段差部分のレジ
スト膜厚は、ほぼ２．５μｍになる。ここでフォーカス
深さが２．０μｍとすると、２．５−２．０＝０．５μ
ｍ足りないため、同図（Ｂ）に示すように解像すること
ができず、レジストマスクパターンを形成することがで
きないという問題がある。
【０００７】本発明は、このような従来の問題点に着目
して創案されたものであって、ステッパの限界解像線幅
以下での加工を可能にし、バルク効果，定在波効果によ
るレジスト線幅の変動を防止し、実質的にフォーカス深
さを大きくしてレジストを厚くコーティングすることを
可能にする半導体装置の製造方法を得んとするものであ
る。
して創案されたものであって、ステッパの限界解像線幅
以下での加工を可能にし、バルク効果，定在波効果によ
るレジスト線幅の変動を防止し、実質的にフォーカス深
さを大きくしてレジストを厚くコーティングすることを
可能にする半導体装置の製造方法を得んとするものであ
る。
【０００８】
【課題を解決するための手段】そこで、請求項１記載の
発明は、半導体基板上の被エッチング層上に第１のレジ
スト膜を形成する工程と、上記第１のレジスト膜の第１
の領域を選択的に露光する工程と、上記第１のレジスト
膜を現像して上記第１の領域に開口部を形成する工程
と、少なくとも上記開口部に第２のレジストを形成する
工程と、上記開口部に対応する領域内に露光部分と非露
光部分との境界がくるように上記第２のレジスト膜を露
光する工程と、上記第２のレジスト膜を現像して上記開
口部の第２のレジスト膜を一部除去する工程と、上記第
１及び第２のレジスト膜をマスクとして上記被エッチン
グ層をエッチングする工程とを有することを、その解決
方法としている。
発明は、半導体基板上の被エッチング層上に第１のレジ
スト膜を形成する工程と、上記第１のレジスト膜の第１
の領域を選択的に露光する工程と、上記第１のレジスト
膜を現像して上記第１の領域に開口部を形成する工程
と、少なくとも上記開口部に第２のレジストを形成する
工程と、上記開口部に対応する領域内に露光部分と非露
光部分との境界がくるように上記第２のレジスト膜を露
光する工程と、上記第２のレジスト膜を現像して上記開
口部の第２のレジスト膜を一部除去する工程と、上記第
１及び第２のレジスト膜をマスクとして上記被エッチン
グ層をエッチングする工程とを有することを、その解決
方法としている。
【０００９】請求項２記載の発明は、上記第１のレジス
ト膜を現像して上記第１の領域に開口部を形成した後、
該第１のレジスト膜をポストベークすることを、特徴と
している。
ト膜を現像して上記第１の領域に開口部を形成した後、
該第１のレジスト膜をポストベークすることを、特徴と
している。
【００１０】請求項３記載の発明は、半導体基板上に形
成された被エッチング層が段差部を境界にして相対的に
高い第１の領域及び上記段差部を境界にして相対的に低
い第２の領域を有し、該被エッチング層上にレジスト膜
を形成して露光、現像及び被エッチング層のエッチング
を行う半導体装置の製造方法において、上記被エッチン
グ層上に第１のレジスト膜を形成する工程と、該第１の
レジスト膜を選択的に露光して上記第１の領域上に形成
されたレジスト膜を除去する工程と、上記半導体基板上
に第２のレジスト膜を形成する工程と、上記第１及び／
又は第２のレジスト膜を選択的に露光する工程と、該第
１及び／又は第２のレジスト膜をマスクとして上記被エ
ッチング層をエッチングする工程とを有することを、特
徴とする。
成された被エッチング層が段差部を境界にして相対的に
高い第１の領域及び上記段差部を境界にして相対的に低
い第２の領域を有し、該被エッチング層上にレジスト膜
を形成して露光、現像及び被エッチング層のエッチング
を行う半導体装置の製造方法において、上記被エッチン
グ層上に第１のレジスト膜を形成する工程と、該第１の
レジスト膜を選択的に露光して上記第１の領域上に形成
されたレジスト膜を除去する工程と、上記半導体基板上
に第２のレジスト膜を形成する工程と、上記第１及び／
又は第２のレジスト膜を選択的に露光する工程と、該第
１及び／又は第２のレジスト膜をマスクとして上記被エ
ッチング層をエッチングする工程とを有することを、特
徴とする。
【００１１】請求項４記載の発明は、半導体基板上に被
エッチング層が形成され、該被エッチング層上にレジス
ト膜が形成され、該レジスト膜の膜厚の厚い第１の領域
と膜厚の薄い第２の領域とを所望のパターンに選択露
光、現像した後該レジスト膜をマスクとして上記被エッ
チング層をエッチングする半導体装置の製造方法におい
て、上記被エッチング層上に第１のレジスト膜を被着す
る工程と、少なくとも該第１のレジスト膜の膜厚の厚い
第１の領域を所望のパターンに選択露光する工程と、該
第１のレジスト膜上に第２のレジスト膜を被着する工程
と、該第２のレジスト膜の所望のパターンに選択露光す
る工程と、上記第１及び第２のレジスト膜を現像する工
程と、該第１及び第２のレジスト膜をマスクとして上記
被エッチング層をエッチングする工程とを有すること
を、特徴としている。
エッチング層が形成され、該被エッチング層上にレジス
ト膜が形成され、該レジスト膜の膜厚の厚い第１の領域
と膜厚の薄い第２の領域とを所望のパターンに選択露
光、現像した後該レジスト膜をマスクとして上記被エッ
チング層をエッチングする半導体装置の製造方法におい
て、上記被エッチング層上に第１のレジスト膜を被着す
る工程と、少なくとも該第１のレジスト膜の膜厚の厚い
第１の領域を所望のパターンに選択露光する工程と、該
第１のレジスト膜上に第２のレジスト膜を被着する工程
と、該第２のレジスト膜の所望のパターンに選択露光す
る工程と、上記第１及び第２のレジスト膜を現像する工
程と、該第１及び第２のレジスト膜をマスクとして上記
被エッチング層をエッチングする工程とを有すること
を、特徴としている。
【００１２】
【作用】請求項１記載の発明は、第１のレジスト膜に形
成した開口部に対応する領域内に露光部分と非露光部分
との境界がくるように第２のレジスト膜を露光し、続い
て現像することにより、第１のレジスト膜の開口部より
狭いパターンのスペースを得ることが可能となる。第１
のレジスト膜の開口部がステッパの限界解像線幅で加工
されたものであるならば、第２のレジスト膜と第１のレ
ジスト膜とで形成される開口部は、この限界解像線幅以
下に加工することが可能となる。
成した開口部に対応する領域内に露光部分と非露光部分
との境界がくるように第２のレジスト膜を露光し、続い
て現像することにより、第１のレジスト膜の開口部より
狭いパターンのスペースを得ることが可能となる。第１
のレジスト膜の開口部がステッパの限界解像線幅で加工
されたものであるならば、第２のレジスト膜と第１のレ
ジスト膜とで形成される開口部は、この限界解像線幅以
下に加工することが可能となる。
【００１３】請求項２記載の発明においては、第１のレ
ジスト膜に開口部を形成した後ポストベークを施すこと
により、第１のレジスト膜が安定化し、その後の工程に
影響を受けずに、良好なパターンの形成が可能となる。
ジスト膜に開口部を形成した後ポストベークを施すこと
により、第１のレジスト膜が安定化し、その後の工程に
影響を受けずに、良好なパターンの形成が可能となる。
【００１４】請求項３記載の発明は、被エッチング層の
段差部付近のレジストの傾斜を、相対的に高い第１の領
域上の第１のレジスト膜を除去した後、第２のレジスト
膜を形成することで無くすことができるため、定在波効
果によるレジスト線幅のばらつきを抑制する作用があ
る。
段差部付近のレジストの傾斜を、相対的に高い第１の領
域上の第１のレジスト膜を除去した後、第２のレジスト
膜を形成することで無くすことができるため、定在波効
果によるレジスト線幅のばらつきを抑制する作用があ
る。
【００１５】請求項４記載の発明は、少なくとも第１の
レジスト膜の膜厚の厚い第１の領域を所望のパーンに選
択露光し、次に、第１のレジスト膜上に第２のレジスト
膜を被着し所望のパターンに選択露光することにより、
フォーカス深さを実質的に大きくし、レジスト膜厚を段
差などに応じて厚くすることが可能となる。
レジスト膜の膜厚の厚い第１の領域を所望のパーンに選
択露光し、次に、第１のレジスト膜上に第２のレジスト
膜を被着し所望のパターンに選択露光することにより、
フォーカス深さを実質的に大きくし、レジスト膜厚を段
差などに応じて厚くすることが可能となる。
【００１６】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。
詳細を図面に示す実施例に基づいて説明する。
【００１７】（実施例１）本実施例は、ステッパの限界
解像線幅以下で加工する場合に本発明を適用したもので
ある。
解像線幅以下で加工する場合に本発明を適用したもので
ある。
【００１８】まず、図１（Ａ）に示すように、半導体基
板上の被エッチング層（例えばＳｉＯ2膜）１１上に、
ポジ型の第１レジスト膜１２を塗布し、ステッパの限界
解像線幅で露光し、現像を施し開口部１３を形成する。
このときのスペース幅を例えば限界解像線幅の０．５μ
ｍとする。
板上の被エッチング層（例えばＳｉＯ2膜）１１上に、
ポジ型の第１レジスト膜１２を塗布し、ステッパの限界
解像線幅で露光し、現像を施し開口部１３を形成する。
このときのスペース幅を例えば限界解像線幅の０．５μ
ｍとする。
【００１９】次に、図１（Ｂ）に示すように、第２レジ
スト膜１４を塗布し、２回目の露光を行なう。この露光
は、１回目の露光位置に対して平面方向ずらす。このと
きのずらし量は、１回目のパターニングしたスペース幅
以内、例えば限界解像線幅０．５μｍの半分の０．２５
μｍずらして２回目を露光する。図１（Ｂ）中、点で示
す領域は感光部１４ａを示している。
スト膜１４を塗布し、２回目の露光を行なう。この露光
は、１回目の露光位置に対して平面方向ずらす。このと
きのずらし量は、１回目のパターニングしたスペース幅
以内、例えば限界解像線幅０．５μｍの半分の０．２５
μｍずらして２回目を露光する。図１（Ｂ）中、点で示
す領域は感光部１４ａを示している。
【００２０】次に、図１（Ｃ）に示すように、現像を行
ない、感光部１４ａが溶解して除去される。
ない、感光部１４ａが溶解して除去される。
【００２１】このようにして、形成されたレジストマス
クは、第１レジスト膜１２と第２レジスト膜１４から形
成され、上記したように、限界解像線幅０．５μｍの半
分の線幅のレジストマスクとなる。このレジストマスク
として、反応性イオンエッチング（ＲＩＥ）等でエッチ
ングすることにより、図１（Ｄ）に示すように、ステッ
パの限界解像線幅の半分である０．２５μｍで加工する
ことが可能となる。
クは、第１レジスト膜１２と第２レジスト膜１４から形
成され、上記したように、限界解像線幅０．５μｍの半
分の線幅のレジストマスクとなる。このレジストマスク
として、反応性イオンエッチング（ＲＩＥ）等でエッチ
ングすることにより、図１（Ｄ）に示すように、ステッ
パの限界解像線幅の半分である０．２５μｍで加工する
ことが可能となる。
【００２２】なお、本実施例において、第１レジスト膜
１２に開口部１３を形成した後、例えば１１０℃程度の
ポストベーク（熱処理）を施すことにより第１レジスト
膜１２をより安定化することができ、２回目の露光と現
像において溶解・変形等を受けることがなくなる。
１２に開口部１３を形成した後、例えば１１０℃程度の
ポストベーク（熱処理）を施すことにより第１レジスト
膜１２をより安定化することができ、２回目の露光と現
像において溶解・変形等を受けることがなくなる。
【００２３】（実施例２）本実施例は、下地に段差があ
り定在波効果によるレジスト線幅のばらつきを抑制する
例である。
り定在波効果によるレジスト線幅のばらつきを抑制する
例である。
【００２４】先ず、図２（Ａ）に示すように、半導体基
板上に形成された被エッチング層２１に段差部がある場
合、被エッチング層２１上に第１レジスト膜２２を塗布
する。このとき、第１レジスト膜２２は、段差部を境界
にして相対的に低い領域で、段差部の高さと同程度の膜
圧になるように設定する。しかし、段差部付近は、レジ
ストの粘度等の影響により図示する如く傾斜したレジス
ト表面となり、段差部を境界にして相対的に高い領域に
も塗布された状態となる。
板上に形成された被エッチング層２１に段差部がある場
合、被エッチング層２１上に第１レジスト膜２２を塗布
する。このとき、第１レジスト膜２２は、段差部を境界
にして相対的に低い領域で、段差部の高さと同程度の膜
圧になるように設定する。しかし、段差部付近は、レジ
ストの粘度等の影響により図示する如く傾斜したレジス
ト表面となり、段差部を境界にして相対的に高い領域に
も塗布された状態となる。
【００２５】次に、選択的な露光を行ない、現像後に図
２（Ｂ）に示すように段差部を境界として相対的に高い
領域上及び段差部近傍の相対的に低い領域上の第１レジ
スト膜２２が除去されるようにする。
２（Ｂ）に示すように段差部を境界として相対的に高い
領域上及び段差部近傍の相対的に低い領域上の第１レジ
スト膜２２が除去されるようにする。
【００２６】そして、図２（Ｃ）に示すように、さらに
第２レジスト膜２２を塗布することにより、段差部付近
の第１レジスト膜２３の表面は平坦になる。
第２レジスト膜２２を塗布することにより、段差部付近
の第１レジスト膜２３の表面は平坦になる。
【００２７】一般に段差から数十μｍに亘ってレジスト
の膜厚は安定しない。このようにレジストの膜厚が変動
すると、図８に示すように、バルク効果の他にも定在波
効果によってレジスト線幅が大きく変動する。本実施例
では、図２（Ｂ）に示すように、段差部の低い部分に段
差部の高さに略等しいレジスト膜厚でダミーのレジスト
パターンを形成することにより段差がほぼ無くなり、図
２（Ｃ）に示すように、第２レジスト膜２３の膜厚の変
動は殆ど無くなり、レジスト線幅を安定化させることが
できる。
の膜厚は安定しない。このようにレジストの膜厚が変動
すると、図８に示すように、バルク効果の他にも定在波
効果によってレジスト線幅が大きく変動する。本実施例
では、図２（Ｂ）に示すように、段差部の低い部分に段
差部の高さに略等しいレジスト膜厚でダミーのレジスト
パターンを形成することにより段差がほぼ無くなり、図
２（Ｃ）に示すように、第２レジスト膜２３の膜厚の変
動は殆ど無くなり、レジスト線幅を安定化させることが
できる。
【００２８】（実施例３）本実施例は、局所的に深くな
っている所にコンタクトホールのレジストパターンを形
成する例である。
っている所にコンタクトホールのレジストパターンを形
成する例である。
【００２９】先ず、本実施例では、図３（Ａ）に示すよ
うに、被エッチング層３１の上に第１レジスト膜３２を
塗布する。この第１レジスト膜３２の膜厚は、例えば最
終的に薄い所で１μｍ必要であれば、０．２μｍ程度と
しておく。
うに、被エッチング層３１の上に第１レジスト膜３２を
塗布する。この第１レジスト膜３２の膜厚は、例えば最
終的に薄い所で１μｍ必要であれば、０．２μｍ程度と
しておく。
【００３０】次に、図３（Ｂ）に示すように、１回目の
露光を行ない感光部３２ａを形成する。このとき、段差
深さが１．５μｍならば、段差部分のレジスト膜厚はほ
ぼ１．７μｍとなり、フォーカス深さが２．０μｍなら
ば、充分解像することができる。
露光を行ない感光部３２ａを形成する。このとき、段差
深さが１．５μｍならば、段差部分のレジスト膜厚はほ
ぼ１．７μｍとなり、フォーカス深さが２．０μｍなら
ば、充分解像することができる。
【００３１】次に、図３（Ｃ）に示すように、レジスト
を塗布し、第２レジスト膜３３を形成する。このとき、
上記したように、薄い膜厚の所で１．０μｍの厚さにな
るようにコーティングを行なう。そして、１回目の露光
と同じ場所に同じマスクを用いて２回目の露光を施し、
第２レジスト膜３３に感光部３３ａを形成する。段差は
１回目のレジストコーティングによりほぼ埋まっている
ので、２回目の露光も充分解像することができる。これ
により、従来の単層レジストパターニングで解像するこ
とができない場合でも図３（Ｄ）に示すように、解像す
ることが可能となる。
を塗布し、第２レジスト膜３３を形成する。このとき、
上記したように、薄い膜厚の所で１．０μｍの厚さにな
るようにコーティングを行なう。そして、１回目の露光
と同じ場所に同じマスクを用いて２回目の露光を施し、
第２レジスト膜３３に感光部３３ａを形成する。段差は
１回目のレジストコーティングによりほぼ埋まっている
ので、２回目の露光も充分解像することができる。これ
により、従来の単層レジストパターニングで解像するこ
とができない場合でも図３（Ｄ）に示すように、解像す
ることが可能となる。
【００３２】以上、各実施例について説明したが、本発
明は、これらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。
明は、これらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。
【００３３】
【発明の効果】以上の説明から明らかなように、請求項
１及び２記載の発明によれば、スパッタの限界解像線幅
以下のレジストパターンを形成することが可能となり、
より微細な加工が確実に可能となる効果がある。
１及び２記載の発明によれば、スパッタの限界解像線幅
以下のレジストパターンを形成することが可能となり、
より微細な加工が確実に可能となる効果がある。
【００３４】請求項３記載の発明によれば、下地段差部
近傍のレジスト膜厚の変動を無くし、バルク効果，定在
波効果によるレジスト線幅の変動を防ぐことが出来る効
果がある。
近傍のレジスト膜厚の変動を無くし、バルク効果，定在
波効果によるレジスト線幅の変動を防ぐことが出来る効
果がある。
【００３５】請求項４記載の発明によれば、レジストパ
ターン形成におけるフォーカス深さを実質的に大きくす
ることができ、レジストを厚くコーティングできる効果
がある。
ターン形成におけるフォーカス深さを実質的に大きくす
ることができ、レジストを厚くコーティングできる効果
がある。
【図１】（Ａ）〜（Ｄ）は本発明の実施例１の工程を示
す要部断面図。
す要部断面図。
【図２】（Ａ）〜（Ｃ）は本発明の実施例２の工程を示
す要部断面図。
す要部断面図。
【図３】（Ａ）〜（Ｄ）は本発明の実施例３の工程を示
す要部断面図。
す要部断面図。
【図４】（Ａ）〜（Ｃ）は従来例のレジスト現像の状態
を示す要部断面図。
を示す要部断面図。
【図５】従来例の要部断面図。
【図６】露光における定在波を示す説明図。
【図７】定在波効果に伴うレジストの感光状態を示す説
明図。
明図。
【図８】レジスト膜とバルク効果，定在波効果とレジス
ト線幅の関係を示すグラフ。
ト線幅の関係を示すグラフ。
【図９】（Ａ）及び（Ｂ）は従来例を示す要部断面図。
１１…被エッチング層 １２…第１レジスト膜 １３…開口部 １４…第２レジスト膜 １５…コンタクトホール
Claims (4)
- 【請求項１】 半導体基板上の被エッチング層上に第１
のレジスト膜を形成する工程と、 上記第１のレジスト膜の第１の領域を選択的に露光する
工程と、 上記第１のレジスト膜を現像して上記第１の領域に開口
部を形成する工程と、 少なくとも上記開口部に第２のレジストを形成する工程
と、 上記開口部に対応する領域内に露光部分と非露光部分と
の境界がくるように上記第２のレジスト膜を露光する工
程と、 上記第２のレジスト膜を現像して上記開口部の第２のレ
ジスト膜を一部除去する工程と、 上記第１及び第２のレジスト膜をマスクとして上記被エ
ッチング層をエッチングする工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 上記第１のレジスト膜を現像して上記第
１の領域に開口部を形成した後、該第１のレジスト膜を
ポストベークする請求項１記載に係る半導体装置の製造
方法。 - 【請求項３】 半導体基板上に形成された被エッチング
層が段差部を境界にして相対的に高い第１の領域及び上
記段差部を境界にして相対的に低い第２の領域を有し、
該被エッチング層上にレジスト膜を形成して露光、現像
及び被エッチング層のエッチングを行う半導体装置の製
造方法において、 上記被エッチング層上に第１のレジスト膜を形成する工
程と、 該第１のレジスト膜を選択的に露光して上記第１の領域
上に形成されたレジスト膜を除去する工程と、 上記半導体基板上に第２のレジスト膜を形成する工程
と、 上記第１及び／又は第２のレジスト膜を選択的に露光す
る工程と、 該第１及び／又は第２のレジスト膜をマスクとして上記
被エッチング層をエッチングする工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に被エッチング層が形成さ
れ、該被エッチング層上にレジスト膜が形成され、該レ
ジスト膜の膜厚の厚い第１の領域と膜厚の薄い第２の領
域とを所望のパターンに選択露光、現像した後該レジス
ト膜をマスクとして上記被エッチング層をエッチングす
る半導体装置の製造方法において、 上記被エッチング層上に第１のレジスト膜を被着する工
程と、 少なくとも該第１のレジスト膜の膜厚の厚い第１の領域
を所望のパターンに選択露光する工程と、 該第１のレジスト膜上に第２のレジスト膜を被着する工
程と、 該第２のレジスト膜の所望のパターンに選択露光する工
程と、 上記第１及び第２のレジスト膜を現像する工程と、 該第１及び第２のレジスト膜をマスクとして上記被エッ
チング層をエッチングする工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151003A JPH05343279A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151003A JPH05343279A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343279A true JPH05343279A (ja) | 1993-12-24 |
Family
ID=15509166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4151003A Pending JPH05343279A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343279A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998002913A2 (en) * | 1996-07-17 | 1998-01-22 | Advanced Micro Devices, Inc. | Method of forming a gate electrode for an igfet |
| WO1998044166A1 (fr) * | 1997-03-28 | 1998-10-08 | Citizen Watch Co., Ltd. | Procede de fabrication d'un substrat etage |
| EP1577941A2 (en) * | 2004-03-16 | 2005-09-21 | Interuniversitair Microelektronica Centrum | Method for creating a pattern in a material and semiconductor structure processed therewith |
| US7361453B2 (en) | 2004-03-16 | 2008-04-22 | Interuniversitair Microelektronica Centrum Vzw (Imec) | Method for creating a pattern in a material and semiconductor structure processed therewith |
| JP2008159690A (ja) * | 2006-12-21 | 2008-07-10 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2008166355A (ja) * | 2006-12-27 | 2008-07-17 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
| NL1025640C2 (nl) * | 2003-03-04 | 2009-06-09 | Infineon Technologies Ag | Werkwijze voor het vormen van een opening in een lichtabsorberende laag op een masker. |
| US8241838B2 (en) | 2008-08-25 | 2012-08-14 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
-
1992
- 1992-06-11 JP JP4151003A patent/JPH05343279A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998002913A2 (en) * | 1996-07-17 | 1998-01-22 | Advanced Micro Devices, Inc. | Method of forming a gate electrode for an igfet |
| WO1998002913A3 (en) * | 1996-07-17 | 1998-04-23 | Advanced Micro Devices Inc | Method of forming a gate electrode for an igfet |
| WO1998044166A1 (fr) * | 1997-03-28 | 1998-10-08 | Citizen Watch Co., Ltd. | Procede de fabrication d'un substrat etage |
| NL1025640C2 (nl) * | 2003-03-04 | 2009-06-09 | Infineon Technologies Ag | Werkwijze voor het vormen van een opening in een lichtabsorberende laag op een masker. |
| EP1577941A2 (en) * | 2004-03-16 | 2005-09-21 | Interuniversitair Microelektronica Centrum | Method for creating a pattern in a material and semiconductor structure processed therewith |
| EP1577941A3 (en) * | 2004-03-16 | 2007-03-21 | Interuniversitair Microelektronica Centrum | Method for creating a pattern in a material and semiconductor structure processed therewith |
| US7361453B2 (en) | 2004-03-16 | 2008-04-22 | Interuniversitair Microelektronica Centrum Vzw (Imec) | Method for creating a pattern in a material and semiconductor structure processed therewith |
| JP2008159690A (ja) * | 2006-12-21 | 2008-07-10 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2008166355A (ja) * | 2006-12-27 | 2008-07-17 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
| US8241838B2 (en) | 2008-08-25 | 2012-08-14 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050227492A1 (en) | Mask pattern for semiconductor device fabrication, method of forming the same, and method of fabricating finely patterned semiconductor device | |
| US4599137A (en) | Method of forming resist pattern | |
| TW201723669A (zh) | 使用極紫外光微影技術之基板圖案化方法 | |
| US7314834B2 (en) | Semiconductor device fabrication method | |
| JP2002217092A (ja) | レジストパターンの形成方法および半導体装置の製造方法 | |
| JP2000199968A (ja) | 多層レジスト構造およびこれを用いた３次元微細構造の作製方法 | |
| JPH05343279A (ja) | 半導体装置の製造方法 | |
| JP4206669B2 (ja) | エッチングパターン形成方法 | |
| JP2010156819A (ja) | 半導体装置の製造方法 | |
| JP2009139695A (ja) | 半導体装置の製造方法 | |
| US6589718B2 (en) | Method of making resist pattern | |
| JPH07325382A (ja) | 位相シフトマスクの製造方法 | |
| KR100350762B1 (ko) | 미세 패턴 형성 방법 | |
| US5891749A (en) | Process for forming photoresist pattern in semiconductor device | |
| JP2713061B2 (ja) | レジストパターンの形成方法 | |
| JP3241809B2 (ja) | 位相シフト層を有するフォトマスクの製造方法 | |
| JP5034410B2 (ja) | 現像ローディング測定方法および現像ローディング測定基板 | |
| JPH0419697B2 (ja) | ||
| KR100673099B1 (ko) | 반도체소자의 미세패턴 형성 방법 | |
| KR0156106B1 (ko) | 금속배선 공정에서의 패턴 형성방법 | |
| JPH07159969A (ja) | 位相シフトマスクおよびその製造方法 | |
| JPH06267842A (ja) | 微細パターン形成方法 | |
| JP3017776B2 (ja) | パターン形成方法 | |
| JPH10333318A (ja) | 位相シフトフォトマスク及びその製造方法 | |
| KR100755149B1 (ko) | 반도체 소자의 포토레지스트 패턴 형성 방법 |