JPH05335436A - 高周波用半導体装置 - Google Patents
高周波用半導体装置Info
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- JPH05335436A JPH05335436A JP4141242A JP14124292A JPH05335436A JP H05335436 A JPH05335436 A JP H05335436A JP 4141242 A JP4141242 A JP 4141242A JP 14124292 A JP14124292 A JP 14124292A JP H05335436 A JPH05335436 A JP H05335436A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 チップキャリアの整合を広帯域にとることが
できる高周波用半導体装置を得る。 【構成】 ＦＥＴチップ１が電気的に接続されるチップ
キャリアの入力側と出力側を構成するゲート電極４およ
びドレイン電極５のＦＥＴチップ１近傍の電極部分４
ａ，５ａを形成する基板として、周波数特性が最良にな
るように高誘電率基板３０を用いたことを特徴としてい
る。
できる高周波用半導体装置を得る。 【構成】 ＦＥＴチップ１が電気的に接続されるチップ
キャリアの入力側と出力側を構成するゲート電極４およ
びドレイン電極５のＦＥＴチップ１近傍の電極部分４
ａ，５ａを形成する基板として、周波数特性が最良にな
るように高誘電率基板３０を用いたことを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、高周波用半導体装置に
係り、特に、高周波用ハイブリッドＩＣ（以下、ＨＩＣ
という）を構成するＦＥＴチップキャリアに関するもの
である。
係り、特に、高周波用ハイブリッドＩＣ（以下、ＨＩＣ
という）を構成するＦＥＴチップキャリアに関するもの
である。
【０００２】
【従来の技術】高周波用ＨＩＣに用いられるＦＥＴチッ
プを搭載するチップキャリアの一例を図４に示す。この
図において、ＦＥＴチップ１はチップキャリア筐体２内
部に搭載される。一方、チップキャリア筐体２の上部に
は、チップキャリアの入力側と出力側の一部としてアル
ミナセラミック基板３が設けられており、この表面に、
ゲート電極４，ドレイン電極５が形成されている。ＦＥ
Ｔチップ１上のゲートパッドよりゲート電極４へ、また
ドレインパッドよりドレイン電極５へは金ワイヤ６で電
気的に接続されている。
プを搭載するチップキャリアの一例を図４に示す。この
図において、ＦＥＴチップ１はチップキャリア筐体２内
部に搭載される。一方、チップキャリア筐体２の上部に
は、チップキャリアの入力側と出力側の一部としてアル
ミナセラミック基板３が設けられており、この表面に、
ゲート電極４，ドレイン電極５が形成されている。ＦＥ
Ｔチップ１上のゲートパッドよりゲート電極４へ、また
ドレインパッドよりドレイン電極５へは金ワイヤ６で電
気的に接続されている。
【０００３】従来、ゲート電極４およびドレイン電極５
のＦＥＴチップ１近傍の電極部分４ｃ，５ｃは、使用す
るチップサイズに合わせて長さＷを決定している。
のＦＥＴチップ１近傍の電極部分４ｃ，５ｃは、使用す
るチップサイズに合わせて長さＷを決定している。
【０００４】なお、上記２〜５で構成されるものをチッ
プキャリアと称している。
プキャリアと称している。
【０００５】
【発明が解決しようとする課題】従来のチップキャリア
は、ＦＥＴチップ１近傍の電極部分４ｃ，５ｃがチップ
サイズに合わせて形成されているので、この電極部分４
ｃ，５ｃがＦＥＴ単位のインピーダンスを変化させる。
しかし、ＨＩＣにおいて、チップキャリア外部で整合回
路を構成することは、広帯域設計を行うことが困難であ
るという問題点があった。
は、ＦＥＴチップ１近傍の電極部分４ｃ，５ｃがチップ
サイズに合わせて形成されているので、この電極部分４
ｃ，５ｃがＦＥＴ単位のインピーダンスを変化させる。
しかし、ＨＩＣにおいて、チップキャリア外部で整合回
路を構成することは、広帯域設計を行うことが困難であ
るという問題点があった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、ＨＩＣとしてより広帯域特性が
得られる高周波用半導体装置を得ることを目的とする。
ためになされたもので、ＨＩＣとしてより広帯域特性が
得られる高周波用半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る高周波用半
導体装置は、チップキャリアの入力側および出力側を構
成するゲート電極およびドレイン電極が形成される基板
を高誘電率基板としたものである。
導体装置は、チップキャリアの入力側および出力側を構
成するゲート電極およびドレイン電極が形成される基板
を高誘電率基板としたものである。
【０００８】また、ＦＥＴチップと電気的に接続される
ＦＥＴチップ近傍のゲート電極部分およびドレイン電極
部分を、高誘電率基板の上面周囲を用いてゲート，ドレ
インのインピーダンスに合わせて整合をとった形状とし
たものである。
ＦＥＴチップ近傍のゲート電極部分およびドレイン電極
部分を、高誘電率基板の上面周囲を用いてゲート，ドレ
インのインピーダンスに合わせて整合をとった形状とし
たものである。
【０００９】
【作用】本発明においては、実用的な電極幅で広帯域に
整合をとることができる。また、チップキャリア内に整
合回路が形成され広帯域に整合をとることができる。
整合をとることができる。また、チップキャリア内に整
合回路が形成され広帯域に整合をとることができる。
【００１０】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の第１の実施例を示すチップキャリア
の斜視図である。図１において、３０は本発明に用いら
れる高誘電率基板であり、４ａ，５ａは前記ゲート電極
４，ドレイン電極５のＦＥＴチップ１に近い電極部分で
あり、その他は図３，図４と同じである。一例として、
ＦＥＴチップ１のゲート電極４側について解析を行って
みる。ゲート電極４側のＦＥＴチップ１に近い部分、す
なわち電極部分４ａの幅をＷ2 ，遠い部分の電極の幅を
Ｗ1 とする。
る。図１は本発明の第１の実施例を示すチップキャリア
の斜視図である。図１において、３０は本発明に用いら
れる高誘電率基板であり、４ａ，５ａは前記ゲート電極
４，ドレイン電極５のＦＥＴチップ１に近い電極部分で
あり、その他は図３，図４と同じである。一例として、
ＦＥＴチップ１のゲート電極４側について解析を行って
みる。ゲート電極４側のＦＥＴチップ１に近い部分、す
なわち電極部分４ａの幅をＷ2 ，遠い部分の電極の幅を
Ｗ1 とする。
【００１１】いま、１次側における反射係数Ｓ11が任意
の特性をもつＦＥＴチップ１を用意し、電極の幅Ｗ1 と
Ｗ2 を変化させた場合の結果を図２に示す。１次側にお
ける反射係数Ｓ11は、例えば「Ｓ11：０．６３５Ｌ１７
１」のように表される。ここで、０．６３５は反射の大
きさで、｜Ｓ11｜と表し、Ｌ１７１は角度を示し、ＬＳ
11と表す。Ｓ11の角度は位相角のことで、ＬＳ11は通
常、周波数ｆの変化とともに変化する。図２の例では、
基板はアルミナセラミック基板（比誘電率εr ＝９．
９，厚みｔ＝０．６３５ｍｍ）を用い、縦軸にはｆ＝
０．２〜４ＧＨｚでのＳ11の位相角の偏差（広がり）△
θをとっている。この結果より、Ｗ1 ＝１０ｍｍ，Ｗ2
＝２０ｍｍのとき、偏差が最も小さくなる。この状態で
チップキャリアの外部で整合をとると、チップキャリア
を使わない場合に比べて、より広い帯域で整合をとるこ
とができる。
の特性をもつＦＥＴチップ１を用意し、電極の幅Ｗ1 と
Ｗ2 を変化させた場合の結果を図２に示す。１次側にお
ける反射係数Ｓ11は、例えば「Ｓ11：０．６３５Ｌ１７
１」のように表される。ここで、０．６３５は反射の大
きさで、｜Ｓ11｜と表し、Ｌ１７１は角度を示し、ＬＳ
11と表す。Ｓ11の角度は位相角のことで、ＬＳ11は通
常、周波数ｆの変化とともに変化する。図２の例では、
基板はアルミナセラミック基板（比誘電率εr ＝９．
９，厚みｔ＝０．６３５ｍｍ）を用い、縦軸にはｆ＝
０．２〜４ＧＨｚでのＳ11の位相角の偏差（広がり）△
θをとっている。この結果より、Ｗ1 ＝１０ｍｍ，Ｗ2
＝２０ｍｍのとき、偏差が最も小さくなる。この状態で
チップキャリアの外部で整合をとると、チップキャリア
を使わない場合に比べて、より広い帯域で整合をとるこ
とができる。
【００１２】しかし、実際には、幅１０ｍｍのチップは
実用的ではない。そこで、本実施例ではアルミナセラミ
ック基板（比誘電率εr ＝９．９）の代わりに高誘電率
基板３０を使うようにしたものである。比誘電率εr ＝
３９の高誘電率基板３０を用いた場合、Ｗ1 ＝１．４ｍ
ｍ，Ｗ2 ＝３．０ｍｍとなり、十分に実用的となる。
実用的ではない。そこで、本実施例ではアルミナセラミ
ック基板（比誘電率εr ＝９．９）の代わりに高誘電率
基板３０を使うようにしたものである。比誘電率εr ＝
３９の高誘電率基板３０を用いた場合、Ｗ1 ＝１．４ｍ
ｍ，Ｗ2 ＝３．０ｍｍとなり、十分に実用的となる。
【００１３】次に、本発明の第２の実施例を図３につい
て説明する。図３において、４および５は、それぞれＦ
ＥＴチップ１のゲートパッド，ドレインパッドと電気的
に接続されるゲートおよびドレイン電極である。４ｂ，
５ｂは、それぞれ前記ＦＥＴチップ１のゲート，ドレイ
ンのインピーダンスに合わせて、整合をとる目的で構成
されたＦＥＴチップ１近傍の電極部分であり、高誘電率
基板３０の上面周囲を用いて形成されている。
て説明する。図３において、４および５は、それぞれＦ
ＥＴチップ１のゲートパッド，ドレインパッドと電気的
に接続されるゲートおよびドレイン電極である。４ｂ，
５ｂは、それぞれ前記ＦＥＴチップ１のゲート，ドレイ
ンのインピーダンスに合わせて、整合をとる目的で構成
されたＦＥＴチップ１近傍の電極部分であり、高誘電率
基板３０の上面周囲を用いて形成されている。
【００１４】上記のように、ＦＥＴチップ１近傍の電極
部分４ｂ，５ｂをゲート，ドレインのインピーダンスに
合わせた形状とすることにより、チップキャリア内部で
整合をとることができる。
部分４ｂ，５ｂをゲート，ドレインのインピーダンスに
合わせた形状とすることにより、チップキャリア内部で
整合をとることができる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
チップキャリア内部のゲート電極およびドレイン電極が
形成される基板に高誘電率基板を採用したので、実用的
な電極幅で広帯域で整合がとれる。
チップキャリア内部のゲート電極およびドレイン電極が
形成される基板に高誘電率基板を採用したので、実用的
な電極幅で広帯域で整合がとれる。
【００１６】また、チップキャリア内の高誘電率基板の
上面周囲に、ゲート，ドレインのインピーダンスに合わ
せて整合がとれるような形状に、ＦＥＴチップと接続さ
れるゲート電極およびドレイン電極のＦＥＴチップ近傍
の電極部分を形成したので、チップキャリア内部で整合
をとることができる。これにより、チップキャリアの外
部で整合回路を作ってＨＩＣを構成した場合より、広帯
域で整合をとることができるというすぐれた効果を有す
る。
上面周囲に、ゲート，ドレインのインピーダンスに合わ
せて整合がとれるような形状に、ＦＥＴチップと接続さ
れるゲート電極およびドレイン電極のＦＥＴチップ近傍
の電極部分を形成したので、チップキャリア内部で整合
をとることができる。これにより、チップキャリアの外
部で整合回路を作ってＨＩＣを構成した場合より、広帯
域で整合をとることができるというすぐれた効果を有す
る。
【図１】本発明の第１の実施例を示すチップキャリアの
外観斜視図である。
外観斜視図である。
【図２】図１の解析結果を示す特性図である。
【図３】本発明の第２の実施例を示すチップキャリアの
外観斜視図である。
外観斜視図である。
【図４】従来のチップキャリアを示す外観斜視図であ
る。
る。
１ ＦＥＴチップ ２ チップキャリア筐体 ４ ゲート電極 ５ ドレイン電極 ４ａ ＦＥＴチップ近傍の電極部分 ４ｂ ＦＥＴチップ近傍の電極部分 ５ａ ＦＥＴチップ近傍の電極部分 ５ｂ ＦＥＴチップ近傍の電極部分 ３０ 高誘電率基板
Claims (2)
- 【請求項１】 高周波用ハイブリッドＩＣを構成するＦ
ＥＴチップが搭載されたチップキャリアにおいて、前記
チップキャリアの入力側および出力側を構成するゲート
電極およびドレイン電極が形成される基板を、高誘電率
基板としたことを特徴とする高周波用半導体装置。 - 【請求項２】 高周波用ハイブリッドＩＣを構成するＦ
ＥＴチップが搭載されたチップキャリアにおいて、前記
チップキャリアの入力側および出力側を構成するゲート
電極およびドレイン電極が形成される基板を、高誘電率
基板とするとともに、前記高誘電率基板上の前記ＦＥＴ
チップと電気的に接続される前記ＦＥＴチップ近傍のゲ
ートおよびドレイン電極部分を、前記高誘電率基板の上
面周囲を用いてゲートおよびドレイン電極のインピーダ
ンスに合せて整合をとった形状としたことを特徴とする
高周波用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141242A JPH05335436A (ja) | 1992-06-02 | 1992-06-02 | 高周波用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141242A JPH05335436A (ja) | 1992-06-02 | 1992-06-02 | 高周波用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335436A true JPH05335436A (ja) | 1993-12-17 |
Family
ID=15287400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141242A Pending JPH05335436A (ja) | 1992-06-02 | 1992-06-02 | 高周波用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018123064A1 (ja) * | 2016-12-29 | 2018-07-05 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-06-02 JP JP4141242A patent/JPH05335436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018123064A1 (ja) * | 2016-12-29 | 2018-07-05 | 三菱電機株式会社 | 半導体装置 |
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