JPH05326736A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05326736A JPH05326736A JP4126418A JP12641892A JPH05326736A JP H05326736 A JPH05326736 A JP H05326736A JP 4126418 A JP4126418 A JP 4126418A JP 12641892 A JP12641892 A JP 12641892A JP H05326736 A JPH05326736 A JP H05326736A
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- JP
- Japan
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- cavity
- semiconductor chip
- package
- semiconductor device
- corners
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体チップをパッケージのキャビ
ティ内に収容する構造の半導体装置に関し、電気的特性
をさらに向上させるとともに、パッケージをより小型化
することを目的とする。 【構成】コーナー部に丸みがあるキャビティ３を形成し
たパッケージ１と、前記キャビティ３内に収納され、か
つ側面角部が面取りされた半導体チップ２又は基板を含
み構成する。
ティ内に収容する構造の半導体装置に関し、電気的特性
をさらに向上させるとともに、パッケージをより小型化
することを目的とする。 【構成】コーナー部に丸みがあるキャビティ３を形成し
たパッケージ１と、前記キャビティ３内に収納され、か
つ側面角部が面取りされた半導体チップ２又は基板を含
み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、半導体チップをパッケージのキャビティ内
に収容する構造の半導体装置に関する。
り詳しくは、半導体チップをパッケージのキャビティ内
に収容する構造の半導体装置に関する。
【０００２】
【従来の技術】大サイズの半導体チップを有する半導体
装置は、一般に、半導体チップをパッケージのキャビテ
ィ内に収容する構造となっている。
装置は、一般に、半導体チップをパッケージのキャビテ
ィ内に収容する構造となっている。
【０００３】パッケージが例えばセラミック製の場合に
は、図２に示すように、セラミック基板２１の中央部分
に平面矩形状の凹部を設け、これをキャビティ２２とし
てその中に半導体チップ２３を取り付け、さらに、キャ
ビティ２２の周囲の枠部２４の上の配線パターン２５と
半導体チップ２３のパッド２６とをワイヤ２７によって
接続し、その上にキャップ２８を載せるようにしてい
る。
は、図２に示すように、セラミック基板２１の中央部分
に平面矩形状の凹部を設け、これをキャビティ２２とし
てその中に半導体チップ２３を取り付け、さらに、キャ
ビティ２２の周囲の枠部２４の上の配線パターン２５と
半導体チップ２３のパッド２６とをワイヤ２７によって
接続し、その上にキャップ２８を載せるようにしてい
る。
【０００４】このような装置では、図２(b) に示すよう
に、パッケージの枠部２４と半導体チップ２３の間の間
隙Ｗ1 をできるだけ小さくし、配線パターン２５とパッ
ド２６を繋ぐワイヤ２７を短くして抵抗やインダクタン
スを低減するとともに、装置を小型化している。
に、パッケージの枠部２４と半導体チップ２３の間の間
隙Ｗ1 をできるだけ小さくし、配線パターン２５とパッ
ド２６を繋ぐワイヤ２７を短くして抵抗やインダクタン
スを低減するとともに、装置を小型化している。
【０００５】
【発明が解決しようとする課題】しかし、半導体チップ
２３の角は直角に尖った形状をしている一方で、キャビ
ティ２２のコーナーは、成形の都合上丸みを帯びている
ために、半導体チップ２３の角とキャビティ２２のコー
ナーが当接し、これにより半導体チップ２３と枠部２４
との接近が制約されてしまうといった不都合がある。
２３の角は直角に尖った形状をしている一方で、キャビ
ティ２２のコーナーは、成形の都合上丸みを帯びている
ために、半導体チップ２３の角とキャビティ２２のコー
ナーが当接し、これにより半導体チップ２３と枠部２４
との接近が制約されてしまうといった不都合がある。
【０００６】本発明はこのような問題に鑑みてなされた
ものであって、電気的特性をさらに向上させるととも
に、パッケージをより小型化することができる半導体装
置を提供することを目的とする。
ものであって、電気的特性をさらに向上させるととも
に、パッケージをより小型化することができる半導体装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記した課題は、図１に
例示するように、コーナー部に丸みがあるキャビティ３
を形成したパッケージ１と、前記キャビティ３内に収納
され、かつ側面角部が面取りされた半導体チップ２又は
基板を有することを特徴とする半導体装置により達成す
る。
例示するように、コーナー部に丸みがあるキャビティ３
を形成したパッケージ１と、前記キャビティ３内に収納
され、かつ側面角部が面取りされた半導体チップ２又は
基板を有することを特徴とする半導体装置により達成す
る。
【０００８】
【作 用】本発明によれば、パッケージ１のキャビティ
３内に半導体チップ２を収納する構造の半導体装置にお
いて、キャビティ３のコーナーが肉付による丸みを帯び
ている場合に、半導体チップ２の角を面取りするように
している。
３内に半導体チップ２を収納する構造の半導体装置にお
いて、キャビティ３のコーナーが肉付による丸みを帯び
ている場合に、半導体チップ２の角を面取りするように
している。
【０００９】したがって、半導体チップ２の角がキャビ
ティ３のコーナーの中央で当接することはなくなり、半
導体チップ２の側部とキャビティ３の側面は従来よりも
接近してそれらの間隙が狭くなる。この結果、半導体チ
ップ２のパッド７とキャビティ３周辺の配線パターン５
とを繋ぐワイヤ８の距離が小さくなり、その分インダク
タンス等を低減して電気的特性を向上することができ
る。しかも、その間隙が小さくなった分だけパッケージ
が小型化する。
ティ３のコーナーの中央で当接することはなくなり、半
導体チップ２の側部とキャビティ３の側面は従来よりも
接近してそれらの間隙が狭くなる。この結果、半導体チ
ップ２のパッド７とキャビティ３周辺の配線パターン５
とを繋ぐワイヤ８の距離が小さくなり、その分インダク
タンス等を低減して電気的特性を向上することができ
る。しかも、その間隙が小さくなった分だけパッケージ
が小型化する。
【００１０】なお、ＭＣＭ用シリコン基板のように、キ
ャビティ内に基板を収納する半導体装置においても、そ
の基板の角を面取りすれば、同様な作用となる。
ャビティ内に基板を収納する半導体装置においても、そ
の基板の角を面取りすれば、同様な作用となる。
【００１１】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１は、本発明の一実施例を示す装置の
断面図である。
いて説明する。図１は、本発明の一実施例を示す装置の
断面図である。
【００１２】図において符号１は、半導体装置用のセラ
ミック製パッケージで、その中央には、半導体回路が形
成された程度の大サイズの半導体チップ２を収納する平
面矩形状のキャビティ３が凹状に形成されており、その
キャビティ３の側面が交わる四隅の角部は、それぞれ図
１(b) に示すように肉付きの丸みＲを帯びている。
ミック製パッケージで、その中央には、半導体回路が形
成された程度の大サイズの半導体チップ２を収納する平
面矩形状のキャビティ３が凹状に形成されており、その
キャビティ３の側面が交わる四隅の角部は、それぞれ図
１(b) に示すように肉付きの丸みＲを帯びている。
【００１３】また、キャビティ３を区画するその周囲に
は階段状の枠部４が形成され、そのうちキャビティ３の
近傍の段には複数の配線パターン５が露出形成され、こ
の配線パターン５はパッケージ１内の図示しない配線層
を介してその下方にあるリード６に接続されている。
は階段状の枠部４が形成され、そのうちキャビティ３の
近傍の段には複数の配線パターン５が露出形成され、こ
の配線パターン５はパッケージ１内の図示しない配線層
を介してその下方にあるリード６に接続されている。
【００１４】上記した半導体チップ２は、半導体集積回
路が形成されたもので、キャビティ３とほぼ等しい平面
形状をしており、その角部は、図１(b) に示すように、
ダイサ等により削がれて側面から例えば約４５°傾斜し
てＣ面取りされて、キャビティ３のコーナーの丸みＲの
中央との接触を避けるように構成されている。
路が形成されたもので、キャビティ３とほぼ等しい平面
形状をしており、その角部は、図１(b) に示すように、
ダイサ等により削がれて側面から例えば約４５°傾斜し
てＣ面取りされて、キャビティ３のコーナーの丸みＲの
中央との接触を避けるように構成されている。
【００１５】そして、半導体チップ２の上面の配線パッ
ド７とパッケージ１の配線パターン５は、ワイヤ８を介
してボンティングされている。なお、図中符号９は、パ
ッケージ１の上を覆う蓋体を示している。
ド７とパッケージ１の配線パターン５は、ワイヤ８を介
してボンティングされている。なお、図中符号９は、パ
ッケージ１の上を覆う蓋体を示している。
【００１６】次に、上記した実施例の作用について説明
する。上述した実施例において、半導体チップ２の角部
は、キャビティ３のコーナーの丸みＲに接触しないよう
にＣ面取りされているために、その中に収納する半導体
チップ２のパッド７に沿った側部とキャビティ３の側面
とが接触する程度までそれらの間隙Ｗ0 を縮めて、キャ
ビティ３を小さくすることが可能である。
する。上述した実施例において、半導体チップ２の角部
は、キャビティ３のコーナーの丸みＲに接触しないよう
にＣ面取りされているために、その中に収納する半導体
チップ２のパッド７に沿った側部とキャビティ３の側面
とが接触する程度までそれらの間隙Ｗ0 を縮めて、キャ
ビティ３を小さくすることが可能である。
【００１７】したがって、半導体チップ２のパッド７と
これに接続されるキャビティ３の配線パターン５を、従
来よりも接近でき、これらを繋げるボンディングワイヤ
８を短くしてパッド・配線パターン間の抵抗やインダク
タンスを小さくできる。しかもた、キャビティ３の縮小
に伴い、僅かであるがパッケージ１が小型化する。
これに接続されるキャビティ３の配線パターン５を、従
来よりも接近でき、これらを繋げるボンディングワイヤ
８を短くしてパッド・配線パターン間の抵抗やインダク
タンスを小さくできる。しかもた、キャビティ３の縮小
に伴い、僅かであるがパッケージ１が小型化する。
【００１８】例えば、従来技術では半導体チップ２の側
部とキャビティ３の側壁との間隙が２〜３mm程度であっ
たものが、１mmまで縮めることができ、その分だけボン
ディングワイヤ８が短くなり、インダクタンスが低減し
た。インダクタンスの減少量は、太さ直径３０μｍの金
線を使用すれば、１mmあたり１ｎＨ減少する。
部とキャビティ３の側壁との間隙が２〜３mm程度であっ
たものが、１mmまで縮めることができ、その分だけボン
ディングワイヤ８が短くなり、インダクタンスが低減し
た。インダクタンスの減少量は、太さ直径３０μｍの金
線を使用すれば、１mmあたり１ｎＨ減少する。
【００１９】なお、上記した実施例では、半導体チップ
２の角をダイサ等で直線状に削り取ったが、その角を研
磨などにより丸みのある面取りをしてもよい。また、上
記した実施例では、半導体チップ２をキャビティ３内に
収納する構造の装置について説明したが、半導体チップ
を複数搭載したＭＣＭ(multi chip module) 用シリコン
基板（不図示）をキャビティに取り付ける装置において
も、ＭＣＭ用シリコン基板の角部を面取すれば、その基
板の側部とキャビティの側面との距離を上記実施例と同
じようにしてさらに接近させることができる。
２の角をダイサ等で直線状に削り取ったが、その角を研
磨などにより丸みのある面取りをしてもよい。また、上
記した実施例では、半導体チップ２をキャビティ３内に
収納する構造の装置について説明したが、半導体チップ
を複数搭載したＭＣＭ(multi chip module) 用シリコン
基板（不図示）をキャビティに取り付ける装置において
も、ＭＣＭ用シリコン基板の角部を面取すれば、その基
板の側部とキャビティの側面との距離を上記実施例と同
じようにしてさらに接近させることができる。
【００２０】
【発明の効果】以上述べたように本発明によれば、パッ
ケージのキャビティ内に半導体チップを収納する構造の
半導体装置において、キャビティのコーナーが肉付によ
る丸みを帯びている場合に、半導体チップの角を面取り
するようにしたので、半導体チップの角がキャビティの
コーナーの中央で当接することはなくなり、半導体チッ
プの側部とキャビティの側面を従来よりも接近すること
ができ、半導体チップのパッドとキャビティ周辺の配線
パターンとを繋ぐワイヤの距離を小さくして、そのイン
ダクタンス等を低減して電気的特性を向上することがで
きる。しかも、その間隙が小さくなった分だけパッケー
ジを小型化できる。
ケージのキャビティ内に半導体チップを収納する構造の
半導体装置において、キャビティのコーナーが肉付によ
る丸みを帯びている場合に、半導体チップの角を面取り
するようにしたので、半導体チップの角がキャビティの
コーナーの中央で当接することはなくなり、半導体チッ
プの側部とキャビティの側面を従来よりも接近すること
ができ、半導体チップのパッドとキャビティ周辺の配線
パターンとを繋ぐワイヤの距離を小さくして、そのイン
ダクタンス等を低減して電気的特性を向上することがで
きる。しかも、その間隙が小さくなった分だけパッケー
ジを小型化できる。
【００２１】なお、ＭＣＭ用シリコン基板のように、キ
ャビティ内に基板を収納する半導体装置においても、そ
の基板の角を面取りすれば、同様な効果が得られる。
ャビティ内に基板を収納する半導体装置においても、そ
の基板の角を面取りすれば、同様な効果が得られる。
【図１】本発明の一実施例を示す装置の側面図及び部分
拡大平面図である。
拡大平面図である。
【図２】従来装置の一例を示す側面図及び部分拡大平面
図である。
図である。
１ パッケージ ２ 半導体チップ ３ キャビティ ４ 枠部 ５ 配線パターン ６ リード ７ パッド ８ ワイヤ ９ 蓋体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水越 正孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】コーナー部に丸みがあるキャビティ（３）
を形成したパッケージ（１）と、 前記キャビティ（３）内に収納され、かつ側面角部が面
取りされた半導体チップ（２）又は基板を有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126418A JPH05326736A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126418A JPH05326736A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326736A true JPH05326736A (ja) | 1993-12-10 |
Family
ID=14934684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126418A Pending JPH05326736A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246507A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | 多層プリント配線板 |
| JP2017059804A (ja) * | 2015-09-18 | 2017-03-23 | 旭徳科技股▲ふん▼有限公司 | パッケージキャリア及びその製造方法 |
-
1992
- 1992-05-19 JP JP4126418A patent/JPH05326736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246507A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | 多層プリント配線板 |
| JP2017059804A (ja) * | 2015-09-18 | 2017-03-23 | 旭徳科技股▲ふん▼有限公司 | パッケージキャリア及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001226 |