JPH05326834A - 集積回路チップの高密度実装方法 - Google Patents
集積回路チップの高密度実装方法Info
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- JPH05326834A JPH05326834A JP15267692A JP15267692A JPH05326834A JP H05326834 A JPH05326834 A JP H05326834A JP 15267692 A JP15267692 A JP 15267692A JP 15267692 A JP15267692 A JP 15267692A JP H05326834 A JPH05326834 A JP H05326834A
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- JP
- Japan
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- integrated circuit
- mounting
- circuit chip
- chip
- substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】実装基板上に、複数の集積回路チップをより高
密度に実装する。 【構成】第１集積回路チップＩＣ１の実装面積よりも小
さく且つ第２集積回路チップＩＣ２の実装面積よりも大
きな面積を有し、更に、第２集積回路チップＩＣ２の実
装高さよりも大きな深さを有する陥没部を実装基板の実
装面に形成する工程と、第２集積回路チップＩＣ２を陥
没部１ａの底部に実装した後、第１集積回路チップＩＣ
１を陥没部１ａ上で実装基板１の表面に装荷する工程と
を含む。
密度に実装する。 【構成】第１集積回路チップＩＣ１の実装面積よりも小
さく且つ第２集積回路チップＩＣ２の実装面積よりも大
きな面積を有し、更に、第２集積回路チップＩＣ２の実
装高さよりも大きな深さを有する陥没部を実装基板の実
装面に形成する工程と、第２集積回路チップＩＣ２を陥
没部１ａの底部に実装した後、第１集積回路チップＩＣ
１を陥没部１ａ上で実装基板１の表面に装荷する工程と
を含む。
Description
【０００１】
【産業上の利用分野】本発明は集積回路チップの高密度
実装方法に関する。より詳細には、実装基板上に集積回
路チップを実装する際に、所定の実装面積により多くの
集積回路チップを装荷することができる新規な実装方法
に関する。
実装方法に関する。より詳細には、実装基板上に集積回
路チップを実装する際に、所定の実装面積により多くの
集積回路チップを装荷することができる新規な実装方法
に関する。
【０００２】
【従来の技術】集積回路チップは、一般に、所定の配線
パターンを装荷された基板上に実装して使用される。
パターンを装荷された基板上に実装して使用される。
【０００３】図３は、集積回路チップの典型的な実装方
法を示す図である。
法を示す図である。
【０００４】同図は、最も一般的なワイヤボンディング
による集積回路チップの実装方法を示しており、基板１
上に実装された集積回路チップＩＣ１、ＩＣ２は、それ
ぞれボンディングワイヤ２を介して基板１上の配線に接
続されている。このような実装方法は、既に広く実施さ
れているが、実装のためには集積回路チップの面積の他
にボンディングワイヤおよびボンディングパッドのため
のスペースが基板上に必要なので基板上での実装密度は
低くならざるを得ない。
による集積回路チップの実装方法を示しており、基板１
上に実装された集積回路チップＩＣ１、ＩＣ２は、それ
ぞれボンディングワイヤ２を介して基板１上の配線に接
続されている。このような実装方法は、既に広く実施さ
れているが、実装のためには集積回路チップの面積の他
にボンディングワイヤおよびボンディングパッドのため
のスペースが基板上に必要なので基板上での実装密度は
低くならざるを得ない。
【０００５】図４は、上述のような問題を解決するため
に開発された比較的新しい集積回路チップの実装方法を
示す図である。
に開発された比較的新しい集積回路チップの実装方法を
示す図である。
【０００６】同図は、いわゆるフリップチップボンディ
ングによる集積回路チップの実装を示しており、基板１
上に実装された集積回路チップＩＣ１、ＩＣ２は、その
表面に形成されたボンディングパッドが下面になるよう
に反転して実装されており、基板１上のボンディングパ
ッドと集積回路チップ表面のボンディングパッドとがパ
ンプ３を介して直接接着されている。このような方法に
よれば、実装された集積回路チップの専有面積はそれ自
体の寸法と全く同じであり、より高密度な実装が可能と
なる。
ングによる集積回路チップの実装を示しており、基板１
上に実装された集積回路チップＩＣ１、ＩＣ２は、その
表面に形成されたボンディングパッドが下面になるよう
に反転して実装されており、基板１上のボンディングパ
ッドと集積回路チップ表面のボンディングパッドとがパ
ンプ３を介して直接接着されている。このような方法に
よれば、実装された集積回路チップの専有面積はそれ自
体の寸法と全く同じであり、より高密度な実装が可能と
なる。
【０００７】
【発明が解決しようとする課題】しかしながら、昨今の
半導体装置は、さらなる高機能化および高性能化が要求
されており、ひとつの半導体システムを構成するために
実装される集積回路チップ数もますます増加している。
そこで、本発明は、集積回路チップをより高密度に実装
することができる新規な実装方法を提供することを目的
としている。
半導体装置は、さらなる高機能化および高性能化が要求
されており、ひとつの半導体システムを構成するために
実装される集積回路チップ数もますます増加している。
そこで、本発明は、集積回路チップをより高密度に実装
することができる新規な実装方法を提供することを目的
としている。
【０００８】
【課題を解決するための手段】即ち、本発明に従うと、
所定の大きさの第１の集積回路チップと該第１集積回路
チップよりも小さな第２の集積回路チップとを含む複数
の集積回路チップを１枚の実装基板に実装する方法であ
って、該第１集積回路チップの実装面積よりも小さく且
つ該第２集積回路チップの実装面積よりも大きな面積を
有し、更に、該第２集積回路チップの実装高さよりも大
きな深さを有する陥没部を該実装基板の実装面に形成す
る工程と、該第２集積回路チップを該陥没部の底部に実
装した後、該第１集積回路チップを、該陥没部上で該実
装基板の表面に装荷する工程とを含むことを特徴とする
集積回路チップの高密度実装方法が提供される。
所定の大きさの第１の集積回路チップと該第１集積回路
チップよりも小さな第２の集積回路チップとを含む複数
の集積回路チップを１枚の実装基板に実装する方法であ
って、該第１集積回路チップの実装面積よりも小さく且
つ該第２集積回路チップの実装面積よりも大きな面積を
有し、更に、該第２集積回路チップの実装高さよりも大
きな深さを有する陥没部を該実装基板の実装面に形成す
る工程と、該第２集積回路チップを該陥没部の底部に実
装した後、該第１集積回路チップを、該陥没部上で該実
装基板の表面に装荷する工程とを含むことを特徴とする
集積回路チップの高密度実装方法が提供される。
【０００９】
【００１０】従来の実装方法は、実装基板の実装面を２
次元的にとらえて実装方法を検討していた。このため、
どのように高密度に集積回路チップを実装しても、実装
面積が集積回路チップの専有面積の合計よりも小さくな
ることはあり得なかった。
次元的にとらえて実装方法を検討していた。このため、
どのように高密度に集積回路チップを実装しても、実装
面積が集積回路チップの専有面積の合計よりも小さくな
ることはあり得なかった。
【００１１】これに対して、本発明に係る実装方法は、
実装基板の表面を３次元的に利用して集積回路チップを
立体的に実装することにより、実装する集積回路チップ
の面積の合計よりも実装面積を小さくすることを可能に
している。
実装基板の表面を３次元的に利用して集積回路チップを
立体的に実装することにより、実装する集積回路チップ
の面積の合計よりも実装面積を小さくすることを可能に
している。
【００１２】即ち、本発明に係る実装方法では、実装す
る集積回路チップの高さよりも深い陥没部を実装基板の
実装面に設け、この陥没部の底部に集積回路チップの一
部を装荷する。更に、この陥没部の面積よりも大きな実
装面積を有する集積回路チップを、この陥没部を覆うよ
うに実装することにより、この陥没部の形成された領域
で、集積回路チップを積層して実装することができ、単
位面積当たりの実装密度を著しく向上させることができ
る。
る集積回路チップの高さよりも深い陥没部を実装基板の
実装面に設け、この陥没部の底部に集積回路チップの一
部を装荷する。更に、この陥没部の面積よりも大きな実
装面積を有する集積回路チップを、この陥没部を覆うよ
うに実装することにより、この陥没部の形成された領域
で、集積回路チップを積層して実装することができ、単
位面積当たりの実装密度を著しく向上させることができ
る。
【００１３】また、本発明に従って互いに積層して配置
された集積回路チップの間では、相互のボンディングパ
ッド間の平均距離が短くなるので、全体として集積回路
チップ間での配線長を短縮することができる。
された集積回路チップの間では、相互のボンディングパ
ッド間の平均距離が短くなるので、全体として集積回路
チップ間での配線長を短縮することができる。
【００１４】尚、本発明に係る実装方法において、各集
積回路チップの実装法は、ワイヤボンディングを含む従
来の方法をいずれも適用できるが、実装密度を向上させ
るという当初の目的に照らして、フリップチップボンデ
ィングにより実装することが好ましい。
積回路チップの実装法は、ワイヤボンディングを含む従
来の方法をいずれも適用できるが、実装密度を向上させ
るという当初の目的に照らして、フリップチップボンデ
ィングにより実装することが好ましい。
【００１５】以下、実施例を挙げて本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
【００１６】
【実施例】図１は、本発明に係る実装方法を具体的に例
示する断面図である。
示する断面図である。
【００１７】同図に示すように、本実施例では、実装基
板１上に１対の集積回路チップＩＣ１、ＩＣ２が実装さ
れている。実装基板１の中央付近には、集積回路チップ
ＩＣ２の実装高さよりも充分に大きな深さを有する陥没
部１ａが形成されており、集積回路チップＩＣ２は陥没
部１ａの底部に装荷されている。また、集積回路チップ
ＩＣ１は、陥没部１ａの幅ｗ０よりも充分に大きな幅Ｗ
０を有しており、実装基板１の表面に実装されている。
尚、各集積回路チップＩＣ１およびＩＣ２は、それぞれ
バンプ３を介してフリップチップボンディングにより実
装基板１に装荷されている。
板１上に１対の集積回路チップＩＣ１、ＩＣ２が実装さ
れている。実装基板１の中央付近には、集積回路チップ
ＩＣ２の実装高さよりも充分に大きな深さを有する陥没
部１ａが形成されており、集積回路チップＩＣ２は陥没
部１ａの底部に装荷されている。また、集積回路チップ
ＩＣ１は、陥没部１ａの幅ｗ０よりも充分に大きな幅Ｗ
０を有しており、実装基板１の表面に実装されている。
尚、各集積回路チップＩＣ１およびＩＣ２は、それぞれ
バンプ３を介してフリップチップボンディングにより実
装基板１に装荷されている。
【００１８】以上のように実装された集積回路チップＩ
Ｃ１およびＩＣ２が実装基板１上で専有する実装面積
は、集積回路チップＩＣ１の単独の実装面積と等しい。
また、集積回路チップＩＣ１のボンディングパッドと集
積回路チップＩＣ２のボンディングパッドとは互いに近
接しているので、実装基板１上に装荷された配線により
両者を接続する場合には極めて短い配線で接続すること
ができる。
Ｃ１およびＩＣ２が実装基板１上で専有する実装面積
は、集積回路チップＩＣ１の単独の実装面積と等しい。
また、集積回路チップＩＣ１のボンディングパッドと集
積回路チップＩＣ２のボンディングパッドとは互いに近
接しているので、実装基板１上に装荷された配線により
両者を接続する場合には極めて短い配線で接続すること
ができる。
【００１９】図２は、本発明に係る実装方法の他の態様
を示す図である。
を示す図である。
【００２０】図２(a) に示す態様では、実装基板１上
に、３個の集積回路チップＩＣ１、ＩＣ２、ＩＣ３が実
装されている。実装基板１の中央付近には、集積回路チ
ップＩＣ２の実装高さよりも大きな深さを有する陥没部
１ａが形成されており、更に、陥没部１ａの底部中央に
は、集積回路チップＩＣ３の実装高さよりも大きな深さ
を有する陥没部１ｂが形成されている。集積回路チップ
ＩＣ３は、陥没部１ｂの底部に装荷されており、陥没部
１ｂの幅ｗ１よりも大きな幅Ｗ１を有する集積回路チッ
プＩＣ２は、陥没部ａの底部に実装されている。また、
陥没部１ａの幅ｗ０よりも充分に大きな幅Ｗ０を有して
いる集積回路チップＩＣ１は、実装基板１の表面に実装
されている。尚、各集積回路チップＩＣ１、ＩＣ２、Ｉ
Ｃ３は、それぞれバンプ３を介してフリップチップボン
ディングにより装荷されている。
に、３個の集積回路チップＩＣ１、ＩＣ２、ＩＣ３が実
装されている。実装基板１の中央付近には、集積回路チ
ップＩＣ２の実装高さよりも大きな深さを有する陥没部
１ａが形成されており、更に、陥没部１ａの底部中央に
は、集積回路チップＩＣ３の実装高さよりも大きな深さ
を有する陥没部１ｂが形成されている。集積回路チップ
ＩＣ３は、陥没部１ｂの底部に装荷されており、陥没部
１ｂの幅ｗ１よりも大きな幅Ｗ１を有する集積回路チッ
プＩＣ２は、陥没部ａの底部に実装されている。また、
陥没部１ａの幅ｗ０よりも充分に大きな幅Ｗ０を有して
いる集積回路チップＩＣ１は、実装基板１の表面に実装
されている。尚、各集積回路チップＩＣ１、ＩＣ２、Ｉ
Ｃ３は、それぞれバンプ３を介してフリップチップボン
ディングにより装荷されている。
【００２１】図２(b) に示す態様では、実装基板１上
に、３個の集積回路チップＩＣ１、ＩＣ４、ＩＣ５が実
装されている。実装基板１の中央付近には、集積回路チ
ップＩＣ４およびＩＣ５の実装高さよりも充分に大きな
深さを有する陥没部１ａが形成されている。集積回路チ
ップＩＣ４およびＩＣ５は陥没部１ａの底部に装荷され
ており、陥没部１ａの幅ｗ１よりも大きな幅Ｗ０を有す
る集積回路チップＩＣ１は実装基板１の表面に装荷され
ている。尚、各集積回路チップＩＣ１、ＩＣ２、ＩＣ３
は、それぞれバンプ３を介してフリップチップボンディ
ングにより装荷されている。
に、３個の集積回路チップＩＣ１、ＩＣ４、ＩＣ５が実
装されている。実装基板１の中央付近には、集積回路チ
ップＩＣ４およびＩＣ５の実装高さよりも充分に大きな
深さを有する陥没部１ａが形成されている。集積回路チ
ップＩＣ４およびＩＣ５は陥没部１ａの底部に装荷され
ており、陥没部１ａの幅ｗ１よりも大きな幅Ｗ０を有す
る集積回路チップＩＣ１は実装基板１の表面に装荷され
ている。尚、各集積回路チップＩＣ１、ＩＣ２、ＩＣ３
は、それぞれバンプ３を介してフリップチップボンディ
ングにより装荷されている。
【００２２】図２(c) に示す態様では、実装基板１上
に、４個の集積回路チップＩＣ１、ＩＣ２、ＩＣ４、Ｉ
Ｃ５が実装されている。実装基板１の中央付近には、集
積回路チップＩＣ２の実装高さよりも充分に大きな深さ
を有する陥没部１ａが形成されており、さらに、陥没部
１ａの底部中央には、集積回路チップＩＣ４およびＩＣ
５の実装高さよりも充分に大きな深さを有する陥没部１
ｂが形成されている。集積回路チップＩＣ４およびＩＣ
５は陥没部１ｂの底部に装荷されており、陥没部１ｂの
幅ｗ１よりも大きな幅Ｗ１を有する集積回路チップＩＣ
２は、陥没部ａの底部に実装されている。また、陥没部
１ａの幅ｗ０よりも充分に大きな幅Ｗ０を有している集
積回路チップＩＣ１は、実装基板１の表面に実装されて
いる。尚、各集積回路チップＩＣ１、ＩＣ２、ＩＣ４お
よびＩＣ５は、それぞれバンプ３を介してフリップチッ
プボンディングにより装荷されている。
に、４個の集積回路チップＩＣ１、ＩＣ２、ＩＣ４、Ｉ
Ｃ５が実装されている。実装基板１の中央付近には、集
積回路チップＩＣ２の実装高さよりも充分に大きな深さ
を有する陥没部１ａが形成されており、さらに、陥没部
１ａの底部中央には、集積回路チップＩＣ４およびＩＣ
５の実装高さよりも充分に大きな深さを有する陥没部１
ｂが形成されている。集積回路チップＩＣ４およびＩＣ
５は陥没部１ｂの底部に装荷されており、陥没部１ｂの
幅ｗ１よりも大きな幅Ｗ１を有する集積回路チップＩＣ
２は、陥没部ａの底部に実装されている。また、陥没部
１ａの幅ｗ０よりも充分に大きな幅Ｗ０を有している集
積回路チップＩＣ１は、実装基板１の表面に実装されて
いる。尚、各集積回路チップＩＣ１、ＩＣ２、ＩＣ４お
よびＩＣ５は、それぞれバンプ３を介してフリップチッ
プボンディングにより装荷されている。
【００２３】これらの各実施態様において、実装基板１
上で複数の集積回路チップが専有する実装面積は、集積
回路チップＩＣ１の単独の実装面積と等しい。
上で複数の集積回路チップが専有する実装面積は、集積
回路チップＩＣ１の単独の実装面積と等しい。
【００２４】
【発明の効果】以上説明したように、本発明に係る実装
方法によれば、実装基板上に極めて高密度に集積回路チ
ップを実装することが可能になる。
方法によれば、実装基板上に極めて高密度に集積回路チ
ップを実装することが可能になる。
【００２５】また、本発明に係る実装方法を意識して適
切なチップセットを設計することにより、集積回路チッ
プ相互の間の配線長を短縮することが可能である。
切なチップセットを設計することにより、集積回路チッ
プ相互の間の配線長を短縮することが可能である。
【図１】本発明に係る実装方法を説明するための断面図
である。
である。
【図２】本発明に係る実装方法の他の実施態様を示す図
である。
である。
【図３】集積回路チップの従来の実装方法を示す図であ
る。
る。
【図４】集積回路チップの他の従来の実装方法を示す図
である。
である。
１・・・実装基板、 ２・・・ボンディングワイヤ、 ３・・・バンプ、 ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５・・・集積回
路チップ
路チップ
Claims (1)
- 【請求項１】所定の大きさの第１の集積回路チップと該
第１集積回路チップよりも小さな第２の集積回路チップ
とを含む複数の集積回路チップを１枚の実装基板に実装
する方法であって、 該第１集積回路チップの実装面積よりも小さく且つ該第
２集積回路チップの実装面積よりも大きな面積を有し、
更に、該第２集積回路チップの実装高さよりも大きな深
さを有する陥没部を該実装基板の実装面に形成する工程
と、該第２集積回路チップを該陥没部の底部に実装した
後、該第１集積回路チップを、該陥没部上で該実装基板
の表面に装荷する工程とを含むことを特徴とする集積回
路チップの高密度実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267692A JPH05326834A (ja) | 1992-05-20 | 1992-05-20 | 集積回路チップの高密度実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267692A JPH05326834A (ja) | 1992-05-20 | 1992-05-20 | 集積回路チップの高密度実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326834A true JPH05326834A (ja) | 1993-12-10 |
Family
ID=15545677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15267692A Withdrawn JPH05326834A (ja) | 1992-05-20 | 1992-05-20 | 集積回路チップの高密度実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469395B1 (en) | 1999-11-25 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2008521222A (ja) * | 2004-11-24 | 2008-06-19 | 楊 秋忠 | 整合型発光ダイオードおよびその製造方法 |
-
1992
- 1992-05-20 JP JP15267692A patent/JPH05326834A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469395B1 (en) | 1999-11-25 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2008521222A (ja) * | 2004-11-24 | 2008-06-19 | 楊 秋忠 | 整合型発光ダイオードおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |