JPH0531318B2 - - Google Patents
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- JPH0531318B2 JPH0531318B2 JP5886584A JP5886584A JPH0531318B2 JP H0531318 B2 JPH0531318 B2 JP H0531318B2 JP 5886584 A JP5886584 A JP 5886584A JP 5886584 A JP5886584 A JP 5886584A JP H0531318 B2 JPH0531318 B2 JP H0531318B2
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- 230000002265 prevention Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 11
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Led Devices (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明は発光素子をマトリクス状に配列して
なるモノリシツク形の発光表示装置に関する。
なるモノリシツク形の発光表示装置に関する。
(ロ) 従来技術
例えば、ドツトマトリクス等の多数の発光素子
により構成される発光表示装置は、いわゆるダイ
ナミツク駆動されるのが通常である。
により構成される発光表示装置は、いわゆるダイ
ナミツク駆動されるのが通常である。
しかしながら、素子数が余り多くなると、駆動
パルスのデユーテイ比が小さくなる結果、表示の
チラツキ、輝度の低下等を招くという問題があ
る。また、点燈を持続させるには、駆動パルスを
継続して与える必要があるため、この種のダイナ
ミツク駆動回路は、一般にその構成が複雑になる
という欠点がある。
パルスのデユーテイ比が小さくなる結果、表示の
チラツキ、輝度の低下等を招くという問題があ
る。また、点燈を持続させるには、駆動パルスを
継続して与える必要があるため、この種のダイナ
ミツク駆動回路は、一般にその構成が複雑になる
という欠点がある。
一方、モノリシツク形の発光表示装置は、カメ
ラのフアインダ内のように狭い場所に実装される
のが普通である。そのため、発光表示装置のみな
らずその駆動回路も小型であることが要請され
る。
ラのフアインダ内のように狭い場所に実装される
のが普通である。そのため、発光表示装置のみな
らずその駆動回路も小型であることが要請され
る。
しかしながら、従来の発光表示装置のように、
駆動回路を個別に必要とするものである場合、発
光表示装置とその駆動回路を狭い場所に実装する
ことが困難であり、また、その実装作業も煩雑で
ある。
駆動回路を個別に必要とするものである場合、発
光表示装置とその駆動回路を狭い場所に実装する
ことが困難であり、また、その実装作業も煩雑で
ある。
(ハ) 目的
この発明は、発光表示装置の素子数が多くなつ
ても、表示のチラツキや、輝度低下を生じない比
較的簡単な構成の発光表示装置を提供することを
目的としている。
ても、表示のチラツキや、輝度低下を生じない比
較的簡単な構成の発光表示装置を提供することを
目的としている。
さらに、この発明は、比較的狭い場所への実装
が容易に行い得る発光表示装置を提供することも
目的としている。
が容易に行い得る発光表示装置を提供することも
目的としている。
(ニ) 構成
この発明は、発光素子をマトリツクス状に配列
してなるモノリシツク形の発光表示装置であつ
て、前記発光素子は、発光機能を有するサイリス
タで構成されるものであり、各行のサイリスタの
カソードを連結して第１の信号線とするとともに
ゲートに逆流防止ダイオードを接続し、各列のサ
イリスタの各逆流防止ダイオードのアノードをそ
れぞれ連結接続して第２の信号線とし、かつサイ
リスタのアノードは電流制限用の抵抗層を介して
共通の電源に接続したことを特徴としている。
してなるモノリシツク形の発光表示装置であつ
て、前記発光素子は、発光機能を有するサイリス
タで構成されるものであり、各行のサイリスタの
カソードを連結して第１の信号線とするとともに
ゲートに逆流防止ダイオードを接続し、各列のサ
イリスタの各逆流防止ダイオードのアノードをそ
れぞれ連結接続して第２の信号線とし、かつサイ
リスタのアノードは電流制限用の抵抗層を介して
共通の電源に接続したことを特徴としている。
(ホ) 実施例
実施例
第１図はこの発明に係る第１の実施例に係る発
光表示装置の構成を示す回路図、第２図は第１の
実施例に係る発光表示装置の各素子の配列状態を
略示したレイアウト図、第３図は第１の実施例の
発光表示装置を構成する単位となる表示ユニツト
の断面を略示した断面図である。
光表示装置の構成を示す回路図、第２図は第１の
実施例に係る発光表示装置の各素子の配列状態を
略示したレイアウト図、第３図は第１の実施例の
発光表示装置を構成する単位となる表示ユニツト
の断面を略示した断面図である。
第１図において、１は発光機能を有するサイリ
スタである。サイリスタ１は電流制限用の抵抗層
２を介して電源ライン＋Ｖに接続される。各行に
配列されたサイリスタ１のカソードはそれぞれ連
結されて第１の信号線Ｂ１〜Bn（ｎは任意整数）
を形成している。
スタである。サイリスタ１は電流制限用の抵抗層
２を介して電源ライン＋Ｖに接続される。各行に
配列されたサイリスタ１のカソードはそれぞれ連
結されて第１の信号線Ｂ１〜Bn（ｎは任意整数）
を形成している。
３はサイリスタ１のゲートに接続される電流逆
流防止用のダイオードである。各列に配列された
ダイオード３のアノードはそれぞれ連結されて第
２の信号線Ａ１〜Anを形成している。
流防止用のダイオードである。各列に配列された
ダイオード３のアノードはそれぞれ連結されて第
２の信号線Ａ１〜Anを形成している。
第２図において、第１図と同一部分は同一符合
で示している。
で示している。
１０はこの実施例に係る発光表示装置の一単位
を構成する表示ユニツトであり、斜線部分は各構
成素子を連結接続する配線層を示している。
を構成する表示ユニツトであり、斜線部分は各構
成素子を連結接続する配線層を示している。
次に、第３図により表示ユニツト１０の構成を
詳細に説明しよう。
詳細に説明しよう。
同図ａは第２図に示した表示ユニツト１０のＡ
−Ａ断面の構造を略示した断面図であり、同図ｂ
は同図ａに示した表示ユニツト１０の等価回路図
である。
−Ａ断面の構造を略示した断面図であり、同図ｂ
は同図ａに示した表示ユニツト１０の等価回路図
である。
２１はGaAsからなる半絶縁基板である。
２２ａ，２２ｂはAl0.7Ga0.3Asからなる低不純
物濃度のP-層である。P-層２２ａにおいて、後
述する電源ライン４を構成するP+層２３ａとサ
イリスタ１との間に介在する部分は、電流制限用
の抵抗層２を形成している。
物濃度のP-層である。P-層２２ａにおいて、後
述する電源ライン４を構成するP+層２３ａとサ
イリスタ１との間に介在する部分は、電流制限用
の抵抗層２を形成している。
２３ａ，２３ｂ，２３ｃはAl0.3Ga0.7Asからな
る高不純物濃度のP+層である。P+層２３ａは、
第２図に示すように各列間に設けられ電源ライン
４を形成し、電源電極５で終端している。
る高不純物濃度のP+層である。P+層２３ａは、
第２図に示すように各列間に設けられ電源ライン
４を形成し、電源電極５で終端している。
２４ａ，２４ｂはAl0.7Ga0.3AsからなるＮ層で
ある。前記P+層２３ｂおよびＮ層２４ａの接合
部分が発光部分である。また、P+層２３ｃおよ
びＮ層２４ｂは電流逆流防止用のダイオード３を
構成している。
ある。前記P+層２３ｂおよびＮ層２４ａの接合
部分が発光部分である。また、P+層２３ｃおよ
びＮ層２４ｂは電流逆流防止用のダイオード３を
構成している。
２５はAl0.7Ga0.3AsからなるＰ層であり、サイ
リスタ１のゲートを構成している。Ｐ層２５とダ
イオード３のＮ層２４ｂはAlあるいはAuなどか
らなる配線層２７により接続される。
リスタ１のゲートを構成している。Ｐ層２５とダ
イオード３のＮ層２４ｂはAlあるいはAuなどか
らなる配線層２７により接続される。
２６はAl0.7Ga0.3AsからなるＮ層であり、サイ
リスタ１のカソードを形成している。
リスタ１のカソードを形成している。
２８は絶縁保護膜としての窒化膜である。
次に上述した構成を備えた発光表示装置の製造
方法を説明する。
方法を説明する。
半絶縁基板２１上に、P-層２２、P+層２３、
Ｎ層２４、Ｐ層２５およびＮ層２６がMBE
（Moleculor Beam Epitaxy）装置で連続的に
エピタキシヤル成長される。このとき、透過性
をあげるために、P+層２３の上にある各層は
Al組成の多い膜にするのが望ましい。
Ｎ層２４、Ｐ層２５およびＮ層２６がMBE
（Moleculor Beam Epitaxy）装置で連続的に
エピタキシヤル成長される。このとき、透過性
をあげるために、P+層２３の上にある各層は
Al組成の多い膜にするのが望ましい。
電源ライン、サイリスタ１、ダイオード３な
どを電気的あるいは光学的に分離するためにそ
れぞれ所定深さまでメサエツチングを施す。
どを電気的あるいは光学的に分離するためにそ
れぞれ所定深さまでメサエツチングを施す。
基板表面に窒化膜を気相成長させ、コンタク
トホールを形成する。
トホールを形成する。
配線用の導体層を蒸着し、所定パターンの配
線層にホトエツチングする。
線層にホトエツチングする。
次に、前述した第１の実施例に係る発光表示装
置の動作を第１図をもとに説明する。なお、第４
図は本実施例の各部の動作波形図である。
置の動作を第１図をもとに説明する。なお、第４
図は本実施例の各部の動作波形図である。
例えば、信号線Ｂ１，Ｂ２，Ｂ３…Bnと順番
に走査して一行ごとに点灯したいサイリスタ１を
ONにしていく。つぎに信号線Ｂ１に戻つてきた
ときに、一行すべてのサイリスタ１をOFFにし、
点灯したいサイリスタ１をつけなおす。或いは発
光表示装置全部のサイリスタ１をOFFにしてか
らＢ１，Ｂ２，Ｂ３…Bnと順番に点灯したいサ
イリスタ１をONにしてもよい。
に走査して一行ごとに点灯したいサイリスタ１を
ONにしていく。つぎに信号線Ｂ１に戻つてきた
ときに、一行すべてのサイリスタ１をOFFにし、
点灯したいサイリスタ１をつけなおす。或いは発
光表示装置全部のサイリスタ１をOFFにしてか
らＢ１，Ｂ２，Ｂ３…Bnと順番に点灯したいサ
イリスタ１をONにしてもよい。
つぎに、信号線B1行をOFFにするときは、信
号線B1行に接続されているサイリスタ１の電流
をきる。即ち、第４図ａに示すようなパルスを送
り信号線B1行を電源１０と同じ電位＋Ｖ(v)にす
る。
号線B1行に接続されているサイリスタ１の電流
をきる。即ち、第４図ａに示すようなパルスを送
り信号線B1行を電源１０と同じ電位＋Ｖ(v)にす
る。
信号線（Ａ１，Ｂ１）と（Ａ３，Ｂ１）のサイ
リスタ１のみをONにし、信号線（Ａ２，Ｂ１）
のサイリスタ１をOFFのままにしておく場合、
B1行を０(v)にして信号線Ａ１，Ｂ３に各サイリ
スタ１がONになる電圧Vthの信号を送り、信号
線（Ａ１，Ｂ１）のサイリスタ１と信号線（Ａ
３，Ｂ１）のサイリスタ１をONにする。このと
き、信号線Ｂ２，Ｂ３…Bnが０(v)のままである
と、信号線（Ａ１，Ｂ２）、（Ａ３，Ｂ２）、（Ａ
１，Ｂ３）、（Ａ３，Ｂ３）のサイリスタ１もON
になつてしまうので不都合である。
リスタ１のみをONにし、信号線（Ａ２，Ｂ１）
のサイリスタ１をOFFのままにしておく場合、
B1行を０(v)にして信号線Ａ１，Ｂ３に各サイリ
スタ１がONになる電圧Vthの信号を送り、信号
線（Ａ１，Ｂ１）のサイリスタ１と信号線（Ａ
３，Ｂ１）のサイリスタ１をONにする。このと
き、信号線Ｂ２，Ｂ３…Bnが０(v)のままである
と、信号線（Ａ１，Ｂ２）、（Ａ３，Ｂ２）、（Ａ
１，Ｂ３）、（Ａ３，Ｂ３）のサイリスタ１もON
になつてしまうので不都合である。
そこで、信号線Ａ１〜Anにゲートパルスを加
えるときに信号線Ｂ２，Ｂ３の電圧をサイリスタ
１がONにならない電圧V′(v)まで上げることで前
記不都合を防止している。但し、電圧V′はONの
サイリスタ１がOFFになるよりも小さい電圧に
予め設定される。
えるときに信号線Ｂ２，Ｂ３の電圧をサイリスタ
１がONにならない電圧V′(v)まで上げることで前
記不都合を防止している。但し、電圧V′はONの
サイリスタ１がOFFになるよりも小さい電圧に
予め設定される。
また、この信号線Ｂ２とＢ３に送るドライブパ
ルスはごく小さな電圧（例えば１(v)程度）であ
り、しかも短時間のみ印加されるので、すでに
ONになつているサイリスタ１｛例えば、信号線
（Ａ２，Ｂ３）｝の光度変化は実使用上問題になら
ない。
ルスはごく小さな電圧（例えば１(v)程度）であ
り、しかも短時間のみ印加されるので、すでに
ONになつているサイリスタ１｛例えば、信号線
（Ａ２，Ｂ３）｝の光度変化は実使用上問題になら
ない。
別の実施例として、Ａ１，Ａ２…Anの信号線
にかかる電圧が予め負になるように（ダイオード
３にかかる電圧が逆方向になる）設定しておき、
一方信号線Ｂ１，Ｂ２…Bnを０(v)としておく。
しかして、信号線Ａ１，Ａ３に第４図ｂに示すよ
うな正のパルス電圧VAを加えて、これと同時に
信号線Ｂ１にのみ負のパルス電圧VBを加えるこ
とにより、信号線（Ａ１，Ｂ１）、（Ａ３，Ｂ１）
の各サイリスタ１をONにするということもでき
る。これにより上述の実施例と同様の駆動が行え
る。
にかかる電圧が予め負になるように（ダイオード
３にかかる電圧が逆方向になる）設定しておき、
一方信号線Ｂ１，Ｂ２…Bnを０(v)としておく。
しかして、信号線Ａ１，Ａ３に第４図ｂに示すよ
うな正のパルス電圧VAを加えて、これと同時に
信号線Ｂ１にのみ負のパルス電圧VBを加えるこ
とにより、信号線（Ａ１，Ｂ１）、（Ａ３，Ｂ１）
の各サイリスタ１をONにするということもでき
る。これにより上述の実施例と同様の駆動が行え
る。
但し、正のパルス電圧VAと負のパルス電圧
VBを加えた値がサイリスタ１をONとする電圧
Vthになるように設定しておいて、VA或いはVB
のみでサイリスタ１がONにならないように設定
しておく。
VBを加えた値がサイリスタ１をONとする電圧
Vthになるように設定しておいて、VA或いはVB
のみでサイリスタ１がONにならないように設定
しておく。
以上、説明したようにこの実施例に係る発光表
示装置によれば、比較的簡単な構成でもつて、い
わゆるスタテイツク駆動できるので、素子数がま
してもチラツキや輝度の低下を引き起こすことも
ない。また、発光機能を有するサイリスタなどを
同一基板内に形成しているため、実装面積が小さ
く、また、実装作業も容易となるという効果を奏
する。
示装置によれば、比較的簡単な構成でもつて、い
わゆるスタテイツク駆動できるので、素子数がま
してもチラツキや輝度の低下を引き起こすことも
ない。また、発光機能を有するサイリスタなどを
同一基板内に形成しているため、実装面積が小さ
く、また、実装作業も容易となるという効果を奏
する。
実施例
第５図は第２の実施例に係る発光表示装置の素
子ユニツトの構成を略示した断面図である。同図
において第３図と同一部分は同一符合で示してい
る。
子ユニツトの構成を略示した断面図である。同図
において第３図と同一部分は同一符合で示してい
る。
同図において、３１はP+の導電性の基板であ
る。基板３１の表面にはGaAsよりなる半絶縁性
の絶縁層３２が形成される。また、基板３１の裏
面には電源ラインが接続される電極３３が形成さ
れる。
る。基板３１の表面にはGaAsよりなる半絶縁性
の絶縁層３２が形成される。また、基板３１の裏
面には電源ラインが接続される電極３３が形成さ
れる。
この実施例は、電源ラインに接続する導電性の
基板３１を用いているため、第１の実施例で説明
したような、電源ラインとして各列間に設けられ
るP+層は不要になる。
基板３１を用いているため、第１の実施例で説明
したような、電源ラインとして各列間に設けられ
るP+層は不要になる。
実施例
第６図は第３の実施例に係る発光表示装置の素
子ユニツトの構成を略示した断面図である。同図
において第３図および第５図と同一部分は同一符
合で示している。
子ユニツトの構成を略示した断面図である。同図
において第３図および第５図と同一部分は同一符
合で示している。
本実施例は導電性の基板３１の表面にP-層２
２を形成し、さらに、絶縁層３２を成長させてそ
の上にサイリスタ１およびダイオード３を形成し
ている。しかして、サイリスタ１のアノードであ
るP+層２３ｂをP-層２２を介在して基板３１と
接続させることにより、電流制限用の抵抗２′を
縦方向に形成している。したがつて、本実施例に
よれば、実施例で述べた効果以外に下記する効
果がある。
２を形成し、さらに、絶縁層３２を成長させてそ
の上にサイリスタ１およびダイオード３を形成し
ている。しかして、サイリスタ１のアノードであ
るP+層２３ｂをP-層２２を介在して基板３１と
接続させることにより、電流制限用の抵抗２′を
縦方向に形成している。したがつて、本実施例に
よれば、実施例で述べた効果以外に下記する効
果がある。
即ち、第３図に示したような横方向の抵抗層２
および電源ラインとしてのP+層２３ａの如きは
不要であるから、素子ユニツトの面積を小さくで
きる。また、メサエツチングの深さは実施例、
および後述する実施例に比較して浅くでき
る。
および電源ラインとしてのP+層２３ａの如きは
不要であるから、素子ユニツトの面積を小さくで
きる。また、メサエツチングの深さは実施例、
および後述する実施例に比較して浅くでき
る。
実施例
第７図は第４の実施例に係る発光表示装置の素
子ユニツトの構成を略示した断面図である。同図
において第３図、第５図、第６図と同一部分は同
一符合で示している。
子ユニツトの構成を略示した断面図である。同図
において第３図、第５図、第６図と同一部分は同
一符合で示している。
同図においてＮ層２６ｂとその上に形成される
Ｐ層４１とは逆流防止用のダイオード３′を構成
している。
Ｐ層４１とは逆流防止用のダイオード３′を構成
している。
したがつて、この実施例によれば、実施例で
述べた効果以外に下記する効果がある。
述べた効果以外に下記する効果がある。
即ち、サイリスタ１とダイオード３′を分離す
るためのメサエツチングはＰ層２５まででよいた
め、段差を小さくできる。したがつて、サイリス
タとダイオードを接続する配線層が断線すること
が少なくなるという効果をも奏する。
るためのメサエツチングはＰ層２５まででよいた
め、段差を小さくできる。したがつて、サイリス
タとダイオードを接続する配線層が断線すること
が少なくなるという効果をも奏する。
(ヘ) 効果
この発明に係る発光表示装置は、発光機能を有
するサイリスタなどを単位としてモノリシツクド
ツトマトリクスを形成しているから、比較的簡単
な構成でもつて、いわゆるスタテイツク駆動でき
る。したがつて、素子数が増えても、ダイナミツ
ク駆動の場合のように駆動パルスのデユーテイ比
を小さくする必要がないから、表示のチラツキや
輝度の低下を防止することができる。
するサイリスタなどを単位としてモノリシツクド
ツトマトリクスを形成しているから、比較的簡単
な構成でもつて、いわゆるスタテイツク駆動でき
る。したがつて、素子数が増えても、ダイナミツ
ク駆動の場合のように駆動パルスのデユーテイ比
を小さくする必要がないから、表示のチラツキや
輝度の低下を防止することができる。
また、この発明は発光機能をゆうするサイリス
タ、電流制限用の抵抗、ゲートダイオードを単一
の基板上に形成するものであるから、実装面積を
小さくすることができるとともに、実装作業も容
易になるという効果も奏する。
タ、電流制限用の抵抗、ゲートダイオードを単一
の基板上に形成するものであるから、実装面積を
小さくすることができるとともに、実装作業も容
易になるという効果も奏する。
第１図はこの発明に係る第１の実施例に係る発
光表示装置の構成を示す回路図、第２図は第１の
実施例に係る発光表示装置の各素子の配列状態を
略示したレイアウト図、第３図は第１の実施例の
発光表示装置を構成する単位となる発光素子の断
面を略示した断面図、第４図は本実施例の各部の
動作波形図、第５図は第２の実施例に係る発光表
示装置の素子ユニツトの構成を略示した断面図、
第６図は第３の実施例に係る発光表示装置の素子
ユニツトの構成を略示した断面図、第７図は第４
の実施例に係る発光表示装置の素子ユニツトの構
成を略示した断面図である。 １……サイリスタ、２……抵抗層、３……ダイ
オード。
光表示装置の構成を示す回路図、第２図は第１の
実施例に係る発光表示装置の各素子の配列状態を
略示したレイアウト図、第３図は第１の実施例の
発光表示装置を構成する単位となる発光素子の断
面を略示した断面図、第４図は本実施例の各部の
動作波形図、第５図は第２の実施例に係る発光表
示装置の素子ユニツトの構成を略示した断面図、
第６図は第３の実施例に係る発光表示装置の素子
ユニツトの構成を略示した断面図、第７図は第４
の実施例に係る発光表示装置の素子ユニツトの構
成を略示した断面図である。 １……サイリスタ、２……抵抗層、３……ダイ
オード。
Claims (1)
- １ 発光素子をマトリツクス状に配列してなるモ
ノリシツク形の発光表示装置において、前記発光
素子は、発光機能を有するサイリスタで構成され
るものであり、各行のサイリスタのカソードを連
結して第１の信号線とするとともにゲートに逆流
防止ダイオードを接続し、各列のサイリスタの各
逆流防止ダイオードのアノードをそれぞれ連結接
続して第２の信号線とし、かつサイリスタのアノ
ードは電流制限用の抵抗層を介して共通の電源に
接続したことを特徴とする発光表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058865A JPS60201679A (ja) | 1984-03-26 | 1984-03-26 | 発光表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058865A JPS60201679A (ja) | 1984-03-26 | 1984-03-26 | 発光表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201679A JPS60201679A (ja) | 1985-10-12 |
| JPH0531318B2 true JPH0531318B2 (ja) | 1993-05-12 |
Family
ID=13096617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058865A Granted JPS60201679A (ja) | 1984-03-26 | 1984-03-26 | 発光表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201679A (ja) |
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Citations (1)
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| JPS5232697A (en) * | 1975-09-09 | 1977-03-12 | Toshiba Corp | Laser oscillation equipment |
-
1984
- 1984-03-26 JP JP59058865A patent/JPS60201679A/ja active Granted
Patent Citations (1)
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|---|---|---|---|---|
| JPS5232697A (en) * | 1975-09-09 | 1977-03-12 | Toshiba Corp | Laser oscillation equipment |
Also Published As
| Publication number | Publication date |
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| JPS60201679A (ja) | 1985-10-12 |
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