JPH05309873A

JPH05309873A - 縮小文字パターン作成装置

Info

Publication number: JPH05309873A
Application number: JP4113651A
Authority: JP
Inventors: Kazuo Saito; 一夫斉藤; Hiroshi Togawa; 博外川; Shoichi Mitsuki; 彰一三ッ木
Original assignee: Seiko Epson Corp; Jeco Corp
Current assignee: Seiko Epson Corp; Jeco Corp
Priority date: 1992-05-06
Filing date: 1992-05-06
Publication date: 1993-11-22

Abstract

(57)【要約】【目的】本発明は、ドットマトリクス方式の印字装置
における縮小文字パターン作成装置に関し、バランスの
良い縮小パターンを生成できる縮小文字パターン作成装
置を提供することを目的とする。【構成】第１の縮小論理回路２は、文字パターンの複
数列のパターンに対して、それぞれの列のパターンにつ
いて、所定数ｍのドット毎に特定位置のｋドットをｈド
ット（ｈ＜ｋ＜ｍ）に減らして縮小する。第２の縮小論
理回路３は、文字パターンの複数列のパターンに対し
て、それぞれの列のパターンについて、所定数ｍのドッ
ト毎に、第１の縮小論理回路と異なる位置のｋドットを
ｈドットに減らして縮小する。制御回路１は、第１の縮
小論理回路２と第２の縮小論理回路３により１列単位で
縮小したパターンの論理和をとり、横方向の縮小を行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は縮小文字パターン作成装
置に係り、特に縮小印字の可能なドットマトリクス方式
の印字装置における縮小文字パターン作成装置に関す
る。

【０００２】

【従来の技術】図１９は従来の縮小文字パターン作成装
置の一実施例である印字装置の構成図である。同図中、
５は中央処理装置（以下ＣＰＵと記す）で、プログラム
メモリ６はＣＰＵ５を制御するプログラムが書かれてい
るリード・オンリー・メモリ（ＲＯＭ）で、ＣＰＵ５は
このプログラムに従って動作する。ワークメモリ７はＣ
ＰＵ５の各種の作業のために使われるランダム・アクセ
ス・メモリ（ＲＡＭ）である。印字フォントメモリ８は
各種文字毎の印字フォントが格納されているＲＯＭであ
る。インタフェース回路９はホストコンピュータ１２と
データの授受を行う。

【０００３】ＣＰＵ５は、制御インタフェース回路１０
を介してプリンタ機構部１１の制御を行う。縮小論理回
路１３は、ＣＰＵ５により書き込まれた文字パターンを
縮小する。

【０００４】ホストコンピュータ１２から送られてきた
データが文字コードの場合には、ＣＰＵ５はこのコード
に対応する文字パターンを印字フォントメモリ８から読
出し、縮小論理回路１３にこの文字パターンを書き込
む。縮小論理回路１３は書き込まれた文字パターンを縦
方向に縮小する。ＣＰＵ５は縮小論理回路１３より読み
だした縮小文字パターンの論理和をとり横方向の縮小を
した後、制御インタフェース回路１０を介してプリンタ
機構部１１へ印字データを送り、縮小された文字が印字
される。

【０００５】ホストコンピュータ１２から送られてきた
データがイメージデータの場合には、ＣＰＵ５はイメー
ジデータをそのまま縮小論理回路１３に書き込む。縮小
論理回路１３は書き込まれたイメージを縦方向に縮小す
る。ＣＰＵ５は縮小論理回路１３より読みだした縮小イ
メージの論理和をとり横方向の縮小をした後、制御イン
タフェース回路１０を介してプリンタ機構部１１へ印字
データを送り、縮小されたイメージが印字される。

【０００６】以下に、縮小論理回路１３について、２４
×２４ドット構成の文字を約０．８倍に縮小する場合を
例にして説明する。図２０は縮小論理回路１３の縮小論
理図である。同図（Ｂ）は、２４×２４ドットの文字パ
ターンの１列のパターンを縮小する論理を示している。
この論理は、５ドットの縮小単位毎に特定位置の２ドッ
トの論理和をとり、１ドット減らし、全体で２４ドット
を１９ドットに縮小するものである。同図（Ｂ）の論理
により、同図（Ａ）の入力パターンは、同図（Ｃ）の出
力パターンに縮小される。

【０００７】図２１は、ＣＰＵ５が行う横方向の縮小論
理図である。同図は、２４×２４ドットの文字パターン
の横１行の縮小の論理を示している。この論理は、５ド
ットの縮小単位毎に特定位置の２ドットの論理和をと
り、１ドット減らし、全体で２４ドットを１９ドットに
縮小するものである。

【０００８】上記のように、従来の縮小文字パターン作
成装置では、先ず、縮小論理回路１３により各列のパタ
ーンについて、所定数のドット毎に特定位置の２ドット
の論理和をとり、１ドット減らして縦方向の縮小を行
う。次に、縮小論理回路１３による縮小パターンから、
ＣＰＵ５により横の各行のパターンについて、所定数の
ドット毎に特定位置の２ドットの論理和をとり、１ドッ
ト減らして横方向の縮小を行っている。

【０００９】また、上記の方式とは別に、アウトライン
フォントを用いる方式が考えられるが、処理速度の速い
ＣＰＵと大きなワークメモリを必要とする。

【００１０】

【発明が解決しようとする課題】しかるに、従来の縮小
文字パターン作成装置では、図２０の（Ａ）入力パター
ン、（Ｂ）出力パターン、から分かるように、縮小前に
３ドットだったものが、縮小後は、ドットの位置によっ
て２ドットと３ドットに異なって縮小される。

【００１１】図２２に示す２ドットを基本とした細ゴシ
ック調の“王”という文字パターンは、縮小した場合、
図２３に示すパターンとなる。また、図２４に示す３ド
ットを基本とした太ゴシック調の“王”という文字パタ
ーンは、縮小した場合、図２５に示すパターンとなる。
２ドットを基本とした細ゴシック調の図２２のパターン
も、３ドットを基本とした太ゴシック調の図２４のパタ
ーンも、縮小するとそれぞれ図２３、図２５のように横
線の太さがばらつき、文字のバランスが悪くなってい
る。

【００１２】上記のように、従来の縮小文字パターン作
成装置では、線の太さにばらつきが生じ、縮小した文字
パターンのバランスが悪くなるという問題があった。

【００１３】また、アウトラインフォントを用いる方式
では、きれいな縮小パターンが得られる反面、コストが
高くなるという問題がある。

【００１４】本発明は上記の点に鑑みてなされたもの
で、横線の太さのばらつきが少なく、バランスの良い縮
小パターンを生成できる、低コストの縮小文字パターン
作成装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理構成
図である。同図に示すように、本発明の縮小文字パター
ン作成装置は制御回路１、第１の縮小論理回路２、及び
第２の縮小論理回路３から構成される。

【００１６】請求項１の発明では、第１の縮小論理回路
２は、書き込まれる文字パターンの複数列のパターンに
対して、それぞれの列のパターンについて、所定数ｍの
ドット毎に特定位置のｋドットをｈドット（ただし、ｈ
＜ｋ＜ｍ）に減らして縮小する。第２の縮小論理回路３
は、書き込まれる文字パターンの複数列のパターンに対
して、それぞれの列のパターンについて、所定数ｍのド
ット毎に第１の縮小論理回路２と異なる位置のｋドット
をｈドットに減らして縮小する。

【００１７】制御回路１は、第１の縮小論理回路２と第
２の縮小論理回路３にバスライン４で接続されており、
第１の縮小論理回路２と第２の縮小論理回路３に文字パ
ターンを１列のパターン単位で書き込み、第１の縮小論
理回路２による縮小パターンと第２の縮小論理回路３に
よる縮小パターンの論理和をとり、横方向の縮小を行
う。

【００１８】請求項２の発明では、制御回路１は、第１
の縮小論理回路２と第２の縮小論理回路３に、文字パタ
ーンの、異なる列のパターンを交互に書き込み、第１の
縮小論理回路２による縮小パターンと第２の縮小論理回
路３による縮小パターンの横方向に隣合うパターン同士
の論理和をとり、横方向の縮小を行う。

【００１９】請求項３の発明では、制御回路は、文字パ
ターンの各列の、所定数ｍのドットからなる縮小単位毎
に、縮小単位の最上位のドットから３ドットの表示有り
のドットが連続し、かつ、一つ上の縮小単位の最下位ド
ットが表示無しのとき、最上位から４番目のドットを表
示有りとする処理を行った後、第１の縮小論理回路と第
２の縮小論理回路に、文字パターンを１列のパターン単
位で書き込む。

【００２０】かつ、第１の縮小論理回路は、縮小単位中
の最上位から１番目と２番目の２ドットの論理和をとり
１ドットを減らす構成であり、第２の縮小論理回路は、
縮小単位中の最上位から３番目と４番目の２ドットの論
理積をとり１ドットを減らす構成である。

【００２１】

【作用】請求項１の発明では、ある一定の太さの横線を
縮小する場合、第１の縮小論理回路２、又は、第２の縮
小論理回路３の単独では、所定数ｍのドットからなる縮
小単位の、どの位置に縮小する線のドットが入力される
かによって、縮小後の線の太さにばらつきを生ずる。し
かし、第１の縮小論理回路２と第２の縮小論理回路３と
で、ばらつきを生ずる入力位置が異なるので、第１の縮
小論理回路２と第２の縮小論理回路３のそれぞれの縮小
パターンの論理和をとることで、縮小後の横線の太さの
ばらつきが小さくなる。

【００２２】請求項２の発明では、文字パターンの、異
なる列のパターンを第１の縮小論理回路２と第２の縮小
論理回路３とで交互に縮小し、第１の縮小論理回路２に
よる縮小パターンと第２の縮小論理回路３による縮小パ
ターンの、横方向に隣合うパターン同士の論理和をと
り、横方向の縮小を行う。このため、１列のパターンを
第１の縮小論理回路２と第２の縮小論理回路３の両方で
縮小し、両者のデータの論理和をとる方式に比べ、縮小
文字パターンの生成時間が短い。

【００２３】請求項３の発明では、縦３ドットのパター
ンが、第１の縮小論理回路２と第２の縮小論理回路３の
どちらによっても２ドットのパターンに縮小される場合
に、３ドットを予め４ドットにしておくため、縮小後も
３ドットのパターンが変わらずに３ドットになる。この
ため、３ドットの横線の太さが縮小後も変わらない。ま
た、２ドットの横線の太さも、縮小後に変化しない。

【００２４】

【実施例】図２は本発明の一実施例である印字装置の構
成図である。同図において、図１９と同一構成部分には
同一符号を付し、その説明を適宜省略する。同図の制御
回路１は、ＣＰＵ５、プログラムメモリ６、及びワーク
メモリ７から構成される。第１の縮小論理回路２と、第
２の縮小論理回路３は、ＣＰＵ５により書き込まれた文
字パターンを縦方向に縮小する。

【００２５】ホストコンピュータ１２から送られてきた
データが文字コードの場合には、ＣＰＵ５はこのコード
に対応する文字パターンを印字フォントメモリ８から読
出し、第１の縮小論理回路２と、第２の縮小論理回路３
にこの文字パターンを書き込む。第１の縮小論理回路２
と第２の縮小論理回路３は、書き込まれた文字パターン
を縦方向に縮小する。ＣＰＵ５は第１の縮小論理回路２
と第２の縮小論理回路３より読みだした縮小文字パター
ンの論理和をとり横方向の縮小をした後、制御インタフ
ェース回路１０を介してプリンタ機構部１１へ印字デー
タを送り、縮小された文字が印字される。

【００２６】ホストコンピュータ１２から送られてきた
データがイメージデータの場合には、ＣＰＵ５はイメー
ジデータをそのまま第１の縮小論理回路２と第２の縮小
論理回路３に書き込む。第１の縮小論理回路２と第２の
縮小論理回路３は、書き込まれたイメージを縦方向に縮
小する。ＣＰＵ５は第１の縮小論理回路２と第２の縮小
論理回路３より読みだした縮小イメージの論理和をとり
横方向の縮小をした後、制御インタフェース回路１０を
介してプリンタ機構部１１へ印字データを送り、縮小さ
れたイメージが印字される。

【００２７】以下に、２４×２４ドット構成の文字を
０．８倍に縮小する場合を例にして文字パターンの縮小
について説明する。図３は０．８倍に縮小する場合の第
１の縮小論理回路２の縮小論理図である。同図（Ｂ）
は、２４×２４ドットの文字パターンの１列のデータを
縮小する論理を示している。この論理は、５ドットの縮
小単位毎に上から１番目と２番目の２ドットの論理和を
とり、１ドット減らし、全体で２４ドットを１９ドット
に縮小するものである。ただし、２１〜２４番目のドッ
トは、４ドットが縮小単位で、３ドットに縮小する。同
図（Ｂ）の論理により、同図（Ａ）の入力パターンの２
４ドットは、同図（Ｃ）の出力パターンの１９ドットに
縮小される。

【００２８】図４は０．８倍に縮小する場合の第２の縮
小論理回路３の縮小論理図である。同図（Ｂ）は、２４
×２４ドットの文字パターンの１列のデータを縮小する
論理を示している。この論理は、５ドットの縮小単位毎
に上から３番目と４番目の２ドットの論理積をとり、１
ドット減らし、全体で２４ドットを１９ドットに縮小す
るものである。ただし、２１〜２４番目のドットは、４
ドットが縮小単位で、３ドットに縮小する。同図（Ｂ）
の論理により、同図（Ａ）の入力パターンの２４ドット
は、同図（Ｃ）の出力パターンの１９ドットに縮小され
る。

【００２９】図５は、０．８倍に縮小する場合のパター
ンの前処理の説明図である。先ずＣＰＵ５は、横方向の
縮小後に３ドットの横線の太さにばらつきが生じないよ
うにするため、元の文字パターンに、図５に示す前処理
を行う。この処理は同図に示すように、元の文字パター
ンの各列の５ドットからなる縮小単位毎に、上から３ド
ットの５ｎ＋１，５ｎ＋２，５ｎ＋３が全て表示有りの
ドットで、かつ、一つ上の縮小単位の最下位ドットの５
ｎが表示無しのとき、上から４ドット目を表示有りとす
るものである。ここで、ｎは、０〜４の整数である。た
だし、ｎ＝０の最も上の縮小単位の場合は、一つ上の縮
小単位の最下位ドットは、常に表示無しとしている。

【００３０】縮小単位の５ｎ＋１，５ｎ＋２，５ｎ＋３
の位置に３ドットがある場合、第１の縮小論理回路２、
第２の縮小論理回路３のどちらによっても、３ドットが
２ドットに縮小されるため、第１の縮小論理回路２によ
る縮小パターンと第２の縮小論理回路３による縮小パタ
ーンの論理和をとっても、３ドットが２ドットに縮小さ
れてしまう。

【００３１】この３ドットから２ドットへの縮小を無く
すため、この処理により予め３ドットを４ドットにして
おき、元の３ドットが縮小後も３ドットのままになるよ
うにしている。この前処理により、図５の（Ａ）の元の
３ドットのパターンは、（Ｂ）の４ドットのパターンと
なる。

【００３２】図３（Ａ）、図４（Ａ）のパターンは、上
記の前処理を行い、ｎ＝０、ｎ＝２の元の３ドットを４
ドットにしたパターンである。この前処理により、第１
の縮小論理回路による縮小後の図３（Ｃ）のパターン
は、全て３ドットでそろい、第２の縮小論理回路による
縮小後の図４（Ｃ）のパターンは、一番下の２ドットを
除き、３ドットとなっている。このため、横方向の縮小
のときに、図３（Ｃ）と図４（Ｃ）のパターンの論理和
をとると、全て３ドットでそろう。

【００３３】次にＣＰＵ５は、元の文字パターンに前処
理を行った文字パターンを左から１列ずつ、異なる列の
パターンを第１の縮小論理回路２と第２の縮小論理回路
３に交互に書き込み、文字パターンの各列につき、１９
ドットの縦方向の縮小パターンを得る。例えば、左端の
１列を第１の縮小論理回路２で縮小し、次の１列を第２
の縮小論理回路３で縮小し、以下、同様にして各列を縮
小する。

【００３４】図６はＣＰＵ５が行う０．８倍に縮小する
場合の横方向の縮小論理図である。ＣＰＵ５は、第１の
縮小論理回路２と第２の縮小論理回路３により得られた
縦方向の縮小パターンを用いて横方向の縮小を行う。こ
の縮小論理は、縮小単位の５ドット毎に横方向に隣合う
ドットの論理和をとり１ドット減らし、横方向の縮小を
行うものである。この横方向の縮小によって、２４ドッ
トが１９ドットに縮小される。

【００３５】０．８倍の縮小の場合、以上のようにし
て、本実施例の縮小文字パターン作成装置は、２４ドッ
ト×２４ドットの文字パターンを１９×１９ドットの文
字パターンに縮小する。

【００３６】ある一定の太さの横線を縦方向に縮小する
場合、第１の縮小論理回路２、又は、第２の縮小論理回
路３の単独では、５ドットの縮小単位のどの位置に縮小
する線のドットが入力されるかによって、縮小後の線の
太さにばらつきを生ずる。しかし、第１の縮小論理回路
２と第２の縮小論理回路３とで、ばらつきを生ずる入力
位置が異なるので、第１の縮小論理回路２と第２の縮小
論理回路３のそれぞれの縮小パターンの論理和をとるこ
とで、縮小後の線の太さのばらつきが小さくなる。

【００３７】例えば、第２の縮小論理回路３による縮小
パターンである図４（Ｃ）のパターンは一番下の部分だ
けが２ドットに縮小されているが、同じパターンを第１
の縮小論理回路３により縮小したパターンである図３
（Ｃ）のパターンと論理和をとることで、全て３ドット
にそろえることができる。

【００３８】以下に、２４ドットの“王”という文字を
例にして縮小のようすを説明する。図７、図１１は、縮
小前の元のパターンを示している。この元のパターンに
図５の前処理を行うと、図７のパターンは、影響を受け
ずに図８に示すパターンとなり、図１１のパターンは、
図１２に示すように、３ドットの横線２本が４ドットに
なる。

【００３９】次に図８のパターンを、左から１列ずつ第
１の縮小論理回路２と第２の縮小論理回路３に交互に書
き込むと、図９に示す縦方向の縮小パターンを得る。ま
た、図１２のパターンを、左から１列ずつ第１の縮小論
理回路２と第２の縮小論理回路３に交互に書き込むと、
図１３に示す縦方向の縮小パターンを得る。第１の縮小
論理回路２と第２の縮小論理回路３とでは、５ドットの
縮小単位の縮小するドット位置と縮小の論理が異なるた
め、縮小前の１列のパターンが同じでも、縮小後のパタ
ーンは図９、図１３に示すように隣合う列で異なってい
る。

【００４０】次に、図６の縮小論理に従って、ＣＰＵ５
が横方向の縮小を行う。この結果、図９のパターンは、
図１０に示す１９ドットのパターンとなり、また、図１
３のパターンは、図１４に示す１９ドットのパターンと
なり、１９ドットの縮小パターンが得られる。横方向の
縮小では、隣合うドットの論理和をとっているため、図
９のように１列ごとに１ドットと２ドットのパターンが
繰り返していても、図１０のように２ドットのそろった
パターンに縮小される。

【００４１】以上のように、２ドットの線を基本とした
図７のパターンでも、３ドットの線を基本とした図１１
のパターンでも、線の太さがそろったバランスの良い縮
小パターンを得ることができる。

【００４２】次に、２４×２４ドット構成の文字を０．
７５倍に縮小する場合を例にして文字パターンの縮小に
ついて説明する。図１５は０．７５倍に縮小する場合の
第１の縮小論理回路２の縮小論理図である。同図（Ｂ）
は、２４×２４ドットの文字パターンの１列のデータを
縮小する論理を示している。この論理は、４ドットの縮
小単位毎に上から１番目と２番目の２ドットの論理和を
とり、１ドット減らし、全体で２４ドットを１８ドット
に縮小するものである。同図（Ｂ）の論理により、同図
（Ａ）の入力パターンの２４ドットは、同図（Ｃ）の出
力パターンの１８ドットに縮小される。

【００４３】図１６は０．７５倍に縮小する場合の第２
の縮小論理回路３の縮小論理図である。同図（Ｂ）は、
２４×２４ドットの文字パターンの１列のデータを縮小
する論理を示している。この論理は、４ドットの縮小単
位毎に上から３番目と４番目の２ドットの論理積をと
り、１ドット減らし、全体で２４ドットを１８ドットに
縮小するものである。同図（Ｂ）の論理により、同図
（Ａ）の入力パターンの２４ドットは、同図（Ｃ）の出
力パターンの１８ドットに縮小される。

【００４４】図１７は、０．７５倍に縮小する場合のパ
ターンの前処理の説明図である。先ずＣＰＵ５は、横方
向の縮小後に３ドットの横線の太さにばらつきが生じな
いようにするため、元の文字パターンに、図１７に示す
前処理を行う。この処理は同図に示すように、元の文字
パターンの各列の４ドットからなる縮小単位毎に、上か
ら３ドットの４ｎ＋１，４ｎ＋２，４ｎ＋３が全て表示
有りのドットで、かつ、一つ上の縮小単位の最下位ドッ
トの４ｎが表示無しのとき、上から４ドット目を表示有
りとするものである。ここで、ｎは、０〜５の整数であ
る。ただし、ｎ＝０の最も上の縮小単位の場合は、一つ
上の縮小単位の最下位ドットは、常に表示無しとしてい
る。

【００４５】縮小単位の４ｎ＋１，４ｎ＋２，４ｎ＋３
の位置に３ドットがある場合、第１の縮小論理回路２、
第２の縮小論理回路３のどちらによっても、３ドットが
２ドットに縮小されるため、第１の縮小論理回路２によ
る縮小パターンと第２の縮小論理回路３による縮小パタ
ーンの論理和をとっても、３ドットが２ドットに縮小さ
れてしまう。

【００４６】この３ドットから２ドットへの縮小を無く
すため、この処理により予め３ドットを４ドットにして
おき、元の３ドットが縮小後も３ドットのままになるよ
うにしている。この前処理により、図１７の（Ａ）の元
の３ドットのパターンは、（Ｂ）の４ドットのパターン
となる。

【００４７】図１５（Ａ）、図１６（Ａ）のパターン
は、上記の前処理を行い、ｎ＝０、ｎ＝２の元の３ドッ
トを４ドットにしたパターンである。この前処理によ
り、第１の縮小論理回路による縮小後の図１５（Ｃ）の
パターンは、全て３ドットでそろい、第２の縮小論理回
路による縮小後の図１６（Ｃ）のパターンは、一番下の
２ドットを除き、３ドットとなっている。このため、横
方向の縮小のときに、図１５（Ｃ）と図１６（Ｃ）のパ
ターンの論理和をとると、全て３ドットでそろう。

【００４８】次にＣＰＵ５は、元の文字パターンに前処
理を行った文字パターンを左から１列ずつ、異なる列の
パターンを第１の縮小論理回路２と第２の縮小論理回路
３に交互に書き込み、文字パターンの各列につき、１８
ドットの縦方向の縮小パターンを得る。例えば、左端の
１列を第１の縮小論理回路２で縮小し、次の１列を第２
の縮小論理回路３で縮小し、以下、同様にして各列を縮
小する。

【００４９】図１８はＣＰＵ５が行う０．７５倍に縮小
する場合の横方向の縮小論理図である。ＣＰＵ５は、第
１の縮小論理回路２と第２の縮小論理回路３により得ら
れた縦方向の縮小パターンを用いて横方向の縮小を行
う。この縮小論理は、縮小単位の４ドット毎に横方向に
隣合うドットの論理和をとり１ドット減らし、横方向の
縮小を行うものである。この横方向の縮小によって、２
４ドットが１８ドットに縮小される。

【００５０】０．７５倍の縮小の場合、以上のようにし
て、本実施例の縮小文字パターン作成装置は、２４ドッ
ト×２４ドットの文字パターンを１８×１８ドットの文
字パターンに縮小する。

【００５１】ある一定の太さの横線を縦方向に縮小する
場合、第１の縮小論理回路２、又は、第２の縮小論理回
路３の単独では、４ドットの縮小単位のどの位置に縮小
する線のドットが入力されるかによって、縮小後の線の
太さにばらつきを生ずる。しかし、第１の縮小論理回路
２と第２の縮小論理回路３とで、ばらつきを生ずる入力
位置が異なるので、第１の縮小論理回路２と第２の縮小
論理回路３のそれぞれの縮小パターンの論理和をとるこ
とで、縮小後の線の太さのばらつきが小さくなる。

【００５２】例えば、第２の縮小論理回路３による縮小
パターンである図１６（Ｃ）のパターンは一番下の部分
だけが２ドットに縮小されているが、同じパターンを第
１の縮小論理回路３により縮小したパターンである図１
５（Ｃ）のパターンと論理和をとることで、全て３ドッ
トにそろえることができる。

【００５３】上記のように、本実施例では、５ドット、
或いは４ドットの縮小単位中の異なる位置のドットを縮
小する第１の縮小論理回路２と第２の縮小論理回路３の
それぞれによる縮小パターンの論理和をとっており、か
つ、３ドットの横線の太さに縮小後にばらつきが生じな
いように、元のデータに前処理を行っているため、縮小
後の横線の太さのばらつきが小さく、特に２ドット、３
ドットの横線の太さは、縮小後も変化しない。このた
め、横線の太さがそろったバランスの良い縮小パターン
を得ることができる。

【００５４】また、文字パターンの、異なる列のパター
ンを第１の縮小論理回路と第２の縮小論理回路とで交互
に縮小し、第１の縮小論理回路による縮小パターンと第
２の縮小論理回路による縮小パターンの横方向に隣合う
パターン同士の論理和をとり、横方向の縮小を行ってい
る。このため、１列のパターンを第１の縮小論理回路と
第２の縮小論理回路の両方で縮小し、両者のデータの論
理和をとる方式に比べ、縮小文字パターンの生成時間を
短縮することができる。

【００５５】なお、図５、又は図１７の前処理を行わな
い場合でも、従来の装置と比べて横線の太さのばらつき
は少なくなり、縮小パターンのバランスは改善できる。

【００５６】また、縮小単位は本実施例の５ドット、又
は４ドットに限らず、６ドット等他の数とすることも可
能である。

【００５７】本発明は、本実施例の２４×２４ドット構
成の文字パターンに限らず、４８×４８ドット等他のド
ット構成の文字パターンにおいても、同様に効果を生ず
るものである。また、本明細書の文字のパターンには、
図形、記号のパターンも含まれることは勿論である。

【００５８】

【発明の効果】上述の如く、請求項１の発明によれば、
異なる位置のドットを縮小する第１の縮小論理回路と第
２の縮小論理回路による縮小パターンの論理和をとって
いるため、横線の太さのばらつきが少なく、バランスの
良い縮小パターンを生成することができ、かつ、低コス
トである等の特長を有する。

【００５９】請求項２の発明によれば、文字パターン
の、異なる列のパターンを第１の縮小論理回路と第２の
縮小論理回路とで交互に縮小し、第１の縮小論理回路に
よる縮小パターンと第２の縮小論理回路による縮小パタ
ーンの横方向に隣合うパターン同士の論理和をとり、横
方向の縮小を行うため、縮小文字パターンの生成時間を
短縮できる。

【００６０】請求項３の発明によれば、文字パターンを
縮小したとき、２ドット、３ドットの横線の太さが変わ
らないため、バランスの良い縮小パターンを生成するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例である印字装置の構成図であ
る。

【図３】０．８倍に縮小する場合の第１の縮小論理回路
の縮小論理図である。

【図４】０．８倍に縮小する場合の第２の縮小論理回路
の縮小論理図である。

【図５】０．８倍に縮小する場合のパターンの前処理の
説明図である。

【図６】０．８倍に縮小する場合の横方向の縮小論理図
である。

【図７】２ドットの線を基本とした文字“王”のパター
ンの図である。

【図８】図７のパターンに、図５の前処理を行った後の
パターンの図である。

【図９】図８のパターンに、縦方向の縮小を行ったパタ
ーンの図である。

【図１０】図９のパターンに、横方向の縮小を行ったパ
ターンの図である。

【図１１】３ドットの線を基本とした文字“王”のパタ
ーンの図である。

【図１２】図１１のパターンに、図５の前処理を行った
後のパターンの図である。

【図１３】図１２のパターンに、縦方向の縮小を行った
パターンの図である。

【図１４】図１３のパターンに、横方向の縮小を行った
パターンの図である。

【図１５】０．７５倍に縮小する場合の第１の縮小論理
回路の縮小論理図である。

【図１６】０．７５倍に縮小する場合の第２の縮小論理
回路の縮小論理図である。

【図１７】０．７５倍に縮小する場合のパターンの前処
理の説明図である。

【図１８】０．７５倍に縮小する場合の横方向の縮小論
理図である。

【図１９】従来の縮小文字パターン作成装置の一例であ
る印字装置の構成図である。

【図２０】従来装置の縮小論理回路の縮小論理図であ
る。

【図２１】従来装置の横方向の縮小論理図である。

【図２２】２ドットの線を基本とした文字“王”のパタ
ーンの図である。

【図２３】図２２のパターンを従来の装置で縮小したパ
ターンの図である。

【図２４】３ドットの線を基本とした文字“王”のパタ
ーンの図である。

【図２５】図２４のパターンを従来の装置で縮小したパ
ターンの図である。

【符号の説明】

１制御回路２第１の縮小論理回路３第２の縮小論理回路４バスライン５中央処理装置（ＣＰＵ）６プログラムメモリ７ワークメモリ８印字フォントメモリ９インタフェース回路１０制御インタフェース回路１１プリンタ機構部１２ホストコンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者三ッ木彰一埼玉県行田市富士見町１丁目４番地１ジェコー株式会社内

Claims

【特許請求の範囲】

【請求項１】書き込まれる文字パターンの複数列のパ
ターンに対して、それぞれの列のパターンについて、所
定数ｍのドット毎に特定位置のｋドットをｈドット（た
だし、ｈ＜ｋ＜ｍ）に減らして縮小する第１の縮小論理
回路と、書き込まれる文字パターンの複数列のパターンに対し
て、それぞれの列のパターンについて、所定数ｍのドッ
ト毎に、該第１の縮小論理回路と異なる位置のｋドット
をｈドットに減らして縮小する第２の縮小論理回路と、該第１の縮小論理回路と該第２の縮小論理回路にバスラ
インで接続されており、該第１の縮小論理回路と該第２
の縮小論理回路に、文字パターンを１列のパターン単位
で書き込み、該第１の縮小論理回路による縮小パターン
と該第２の縮小論理回路による縮小パターンの論理和を
とり、横方向の縮小を行う制御回路とを有することを特
徴とする縮小文字パターン作成装置。
【請求項２】前記制御回路は、前記第１の縮小論理回
路と前記第２の縮小論理回路に、文字パターンの、異な
る列のパターンを交互に書き込み、該第１の縮小論理回
路による縮小パターンと該第２の縮小論理回路による縮
小パターンの横方向に隣合うパターン同士の論理和をと
り、横方向の縮小を行うことを特徴とする請求項１記載
の縮小文字パターン作成装置。
【請求項３】前記制御回路は、文字パターンの各列
の、所定数ｍのドットからなる縮小単位毎に、該縮小単
位の最上位のドットから３ドットの表示有りのドットが
連続し、かつ、一つ上の縮小単位の最下位ドットが表示
無しのとき、最上位から４番目のドットを表示有りとす
る処理を行った後、前記第１の縮小論理回路と前記第２
の縮小論理回路に、文字パターンを１列のパターン単位
で書き込み、前記第１の縮小論理回路は、該縮小単位中の最上位から
１番目と２番目の２ドットの論理和をとり１ドットを減
らし、前記第２の縮小論理回路は、該縮小単位中の最上位から
３番目と４番目の２ドットの論理積をとり１ドットを減
らす構成であることを特徴とする請求項１記載の縮小文
字パターン作成装置。