JPH05307464A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPH05307464A JPH05307464A JP4111057A JP11105792A JPH05307464A JP H05307464 A JPH05307464 A JP H05307464A JP 4111057 A JP4111057 A JP 4111057A JP 11105792 A JP11105792 A JP 11105792A JP H05307464 A JPH05307464 A JP H05307464A
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Abstract
理回路の絶対値化と四捨五入に関するもので、絶対値化
と四捨五入を同時に行うことによって回路規模の低減を
図ることを目的とする。 【構成】 2の補数データを絶対値化および四捨五入す
る時に、絶対値化でのデータ処理と四捨五入でのデータ
処理の特徴を考慮にいれて回路を構成することによって
加算器11のみで実現でき、回路規模が小さくなる。
Description
て絶対値化と四捨五入の処理を行う場合に、加算器の回
路規模を削減しても実現できるディジタル信号処理回路
に関するものである。
値化を行う時は、まず2の補数データで(n+1)ビッ
ト目のデータの論理が0の場合はそのままデータを出力
し、論理が1の場合にデータを反転させて1を加えてデ
ータを出力する。またデータ(Xn,・・,Xm,・・,
X0)の内(n+1)ビット目から(m+1)ビット目
のデータ有効にする場合にmビット目を四捨五入する。
この時にmビット目が1であるのを検出した時だけ、
(n+1)ビット目のデータから(m+1)ビット目の
データに1を加えて出力する回路構成で実現できる。
ック図を示している。図4において、81は(n+1)
ビット(n=正の整数)の2の補数データ(Xn,
Xn-1,・・・,X0)の入力端子であり、82は入力端
子81から入力された2の補数データであり、83は入
力端子81から入力された2の補数データの内(n+
1)ビット目のデータ(Xn)を除くデータ(Xn-1,・
・・,X0)であり、84は2の補数データ82の内
(n+1)ビット目のデータ(Xn)であり、85は
(n+1)ビット目のデータ(Xn)84が論理0の場
合はデータ83をそのままデータ(Xp-1,・・,X0)
として出力し、論理1の場合はデータ83を反転させデ
ータ(Xp-1,・・,X0)として出力する第1のデータ
出力回路であり、86は第1のデータ出力回路85から
のデータ(Xp-1,・・,X0)であり、87は(n+
1)ビット目のデータ(Xn)84が論理0の場合はデ
ータ86に0を加算し、論理1の場合はデータ86に1
を加算する第1の加算器であり、88は第1の加算器8
7から出力されたデータ(Xpa1-1,・,Xm,X m-1,
・,X0)であり、89はデータ88の内pa1ビット
目から(m+1)ビット目のデータ(Xpa1-1,・,
Xm)であり、90はmビット目のデータ(Xm- 1)であ
り、91はデータ90の論理が1の場合は検出信号1を
出力し、論理が0の場合は検出信号0を出力する第1の
検出回路であり、92は第1の検出回路91から出力さ
れた検出信号であり、93はpa1ビット目から(m+
1)ビット目のデータ89に検出信号92を加算する第
2の加算器であり、94は第2の加算器93から出力さ
れたデータ(Xpa2-1,・・・,Xm1)およびオーバー
フロー信号であり、95は第2の加算器93がオーバー
フローをした場合に(n+1)ビット目のデータ
(Xn)84によってリミッタをかけオーバーフローし
なかった場合にはデータ94をそのまま出力する第2の
データ出力回路であり、96は第2のデータ出力回路9
5の出力データであり、97は出力データ96の出力端
子である。
理回路について、以下その動作について図4を用いて説
明する。まず入力端子81から入力された2の補数デー
タ82の内(n+1)ビット目のデータ(Xn)を除く
データ83を第1のデータ出力回路85に入力する。第
1のデータ出力回路85では、(n+1)ビット目のデ
ータ(Xn)84の論理が0の場合は2の補数データの
内(n+1)ビット目を除くデータ83をそのままデー
タ86として出力し、(n+1)ビット目のデータ(X
n)84の論理が1の場合は2の補数データの内(n+
1)ビット目を除くデータ83を反転させデータ86と
して出力する。次に第1のデータ出力回路85から出力
されたデータ86を第1の加算器87に入力し、(n+
1)ビット目のデータ(Xn)84の論理が0の場合は
0を加算し、(n+1)ビット目のデータ(Xn)84
の論理が1の場合は論理1を加算する。次に第1の加算
器87から出力されたデータ88の内mビット目のデー
タ(Xm-1)90を第1の検出回路91に入力し、mビ
ット目のデータ90の論理が1の場合は検出信号92の
論理を1とし、mビット目のデータの論理が0の場合は
検出信号92の論理を0として出力する。次にデータ8
9に検出信号92を第2の加算器93で加算し、データ
およびオーバーフロー信号94を第2のデータ出力回路
95に入力する。第2のデータ出力回路95では第2の
加算器93でオーバーフローした場合には(n+1)ビ
ット目のデータ(Xn)84によってリミッタをかけ、
オーバーフローしなかった場合にはデータ94をそのま
ま出力データ96として出力端子97から出力する。
ディジタル信号処理回路において、絶対値化と四捨五入
を実現しようとした場合にnビットの加算器を2個使用
しなければならなかった。
ビットの加算器を1個で絶対値化と四捨五入を実現し、
回路規模を削減するディジタル信号処理回路を提供する
ことを目的とする。
に本発明は、(n+1)ビット(n=正の整数)の2の
補数データ(Xn,Xn-1,・・,X0)を入力とし、2
の補数データが入力された時に(n+1)ビット目のデ
ータ(Xn)の論理が0の時は2の補数データの内(n
+1)ビット目のデータを除いたデータ(Xn-1,・・
・,X0)をそのままデータ(Xp-1,・・・,X0:p
=正の整数)として出力し(n+1)ビット目のデータ
(Xn)の論理が1の時は2の補数データの内(n+
1)ビット目のデータを除いたデータ(Xn-1,・・
・,X0)を反転させてデータ(Xp-1,・・・,X0)
として出力する第1のデータ出力回路と、(n+1)ビ
ット目のデータ(Xn)が論理1でかつ第1のデータ出
力回路からの出力データ(Xp-1,・・,Xm,Xm-1,
・・,X0:m=正の整数)で(m−1)ビット目から
1ビット目のデータ(Xm-2,Xm-3,・・・,X0)の
全ての論理が1を検出した時に論理1またはmビットの
データ(Xm-1)が論理1の時に論理1を出力しそれ以
外の場合は論理0を出力する第1の検出回路と、(n+
1)ビット目のデータ(Xn)と第1のデータ出力回路
から出力されたpビット目から(m+1)ビット目のデ
ータ(Xp-1,・・,Xm)から構成されたデータ
(Xn,Xp-1,・・・,Xm)に第1の検出回路の出力
信号を加算する加算器を備えたディジタル信号処理回路
と、(n+1)ビット(n=正の整数)の2の補数デー
タ(Xn,Xn-1,・・・,X0)を入力また任意のデー
タの絶対値化を制御する制御信号を入力とし、2の補数
データが入力された時の(n+1)ビット目のデータ
(Xn)と制御信号から任意のデータの絶対値化を行う
か否かを切り換え絶対値化を行う場合は(n+1)ビッ
ト目のデータ(Xn)をそのまま切り換え信号として出
力し、絶対値化を行わない場合は制御信号から強制的に
論理0を切り換え信号として出力する第1の切換信号検
出回路と、第1の切換信号検出回路の切り換え信号の論
理が0の時は2の補数データの内(n+1)ビット目の
データを除いたデータ(Xn-1,・・・,X0)をそのま
まデータ(Xp-1,・・・,X0:p=正の整数)として
出力し切り換え信号の論理が1の時は2の補数データの
内(n+1)ビット目のデータを除いたデータ
(Xn-1,・・・,X0)を反転させてデータ(X p-1,
・・・,X0)として出力する第1のデータ出力回路
と、(n+1)ビット目のデータ(Xn)が論理1でか
つ第1のデータ出力回路からの出力データ(Xp -1,・
・,Xm,Xm-1,・・,X0:m=正の整数)で(m−
1)ビット目から1ビット目のデータ(Xm-2,Xm-3,
・・・,X0)の全ての論理が1を検出した時に論理1
またはmビットのデータ(Xm-1)が論理1の時に論理
1を出力しそれ以外の場合は論理0を出力する第1の検
出回路と、(n+1)ビット目のデータ(Xn)と第1
のデータ出力回路から出力されたpビット目から(m+
1)ビット目のデータ(Xp-1,・・・,Xm)から構成
されたデータ(Xn,Xp-1,・・・,Xm)に第1の検
出回路の出力信号を加算する加算器を備えたディジタル
信号処理回路と、(n+1)ビット(n=正の整数)の
2の補数データ(Xn,Xn-1,・・・,X0)を入力ま
た任意のデータの絶対値化および四捨五入のビット位置
を可変する制御信号を入力とし、2の補数データが入力
された時の(n+1)ビット目のデータ(Xn)と制御
信号から任意のデータの絶対値化を行うか否かを切り換
え絶対値化を行う場合は(n+1)ビット目のデータ
(Xn)をそのまま切り換え信号として出力し、絶対値
化を行わない場合は制御信号から強制的に論理0を切り
換え信号として出力する第1の切換信号検出回路と、第
1の切換信号検出回路の切り換え信号の論理が0の時は
2の補数データの内(n+1)ビット目のデータを除い
たデータ(Xn-1,・・・,X0)をそのままデータ(X
p-1,・・・,X0:p=正の整数)として出力し切り換
え信号の論理が1の時は2の補数データの内(n+1)
ビット目のデータを除いたデータ(Xn-1,・・・,
X0)を反転させてデータ(Xp-1,・・・,X0)とし
て出力する第1のデータ出力回路と、(n+1)ビット
目のデータ(Xn)が論理1でかつ第1のデータ出力回
路からの出力データ(Xp-1,・・・,Xm,Xm-1,・
・・,X0:m=正の整数)で(m−1)ビット目から
1ビット目のデータ(Xm-2,Xm-3,・・・,X0)の
全ての論理が1を検出した時に論理1またはmビットの
データ(Xm-1)が論理1の時に論理1を出力しそれ以
外の場合は論理0を出力する第1の検出回路と、制御信
号が論理1の場合に第1のデータ出力回路からの信号の
内(m+1)ビット目のデータ(Xm)を有効にし制御
信号が論理0の時は論理0を出力する第1の選択信号検
出回路と、第1の検出回路の出力信号と第1の選択信号
検出回路の出力信号を加算する第1の加算器と、制御信
号が論理1の場合に第1の加算器の出力信号を有効にし
mビット目のデータ(Xm)として出力する第2のデー
タ出力回路と、制御信号の論理が0かまたは第1の検出
回路の出力信号の論理が1の場合に第1の選択信号検出
回路の出力信号を有効にする第2の検出回路と、(n+
1)ビット目のデータ(Xn)と第1のデータ出力回路
から出力されたpビット目から(m+2)ビット目のデ
ータ(Xp-1,・・,Xm+1)から構成されたデータ(X
n,Xp-1,・・・,Xm+1)に第2の検出回路の検出回
路の検出信号を加算する第2の加算器と、第2の加算器
の出力データと第2のデータ出力回路のデータ(Xm)
からデータ(Xn,Xp-1,Xp-2,・・・,Xm)として
出力する第3のデータ出力回路を備えたディジタル信号
処理回路である。
補数データを絶対値化および四捨五入処理を行う時に
(n−m+1)ビットの加算器を1個で実現し、回路規
模を削減することができる。
いて説明する。
ル信号処理回路のブロック図を示すものである。図1に
おいて、1は(n+1)ビット(n=正の整数)の2の
補数データ(Xn,Xn-1,・・・,X0)の入力端子で
あり、2は入力端子1から入力された2の補数データで
あり、3は2の補数データ2の内(n+1)ビット目の
データ(Xn)であり、4は2の補数データ2の内(n
+1)ビット目のデータ(Xn)3を除いたデータ(X
n-1,Xn-2,・・・,X0)であり、5は(n+1)ビ
ット目のデータ(Xn)3の論理が0(つまり符号が
正)の場合にはデータ4をそのままデータ(Xp-1,・
・・,X0)として入力し、(n+1)ビット目のデー
タ(Xn)3の論理が1(つまり符号が負)の場合には
データ4を反転させデータ(Xp-1,・・・,X0)とし
て出力する第1のデータ出力回路であり、6は第1のデ
ータ出力回路5から出力されたデータ(Xp-1,・,
Xm,Xm-1,・,X0)であり、7はデータ6の内(m
−1)ビット目から1ビット目のデータ(Xm-2,・・
・,X0)であり、8はデータ6の内mビット目のデー
タ(X m-1)であり、9はデータ7の全てのデータの論
理が1でかつ(n+1)のビット目のデータ(Xn)3
の論理が1である時、またはデータ8の論理が1の時に
論理1の検出信号を出力する第1の検出回路であり、1
0は第1の検出回路9から出力される検出信号であり、
11はデータ6の内pビット目から(m+1)ビット目
のデータ(Xp-1,・・・,Xm)であり、12は(n+
1)ビット目のデータ(Xn)3とデータ11から構成
されたデータ(Xn,Xp-1,・・,Xm)に検出信号1
0を加算する加算器であり、13は加算器12から出力
されたデータおよびオーバーフロー信号であり、14は
加算器12がオーバーフローをした場合に(n+1)ビ
ット目のデータ(Xn)3によってリミッタをかけオー
バーフローしなかった場合にはデータ13をそのまま出
力する第2のデータ出力回路であり、15は第2のデー
タ出力回路14の出力データであり、16は出力データ
15の出力端子である。
理について、以下その動作について図1を用いて説明す
る。まず入力端子1から入力された(n+1)ビットの
2の補数データ2の内(n+1)ビット目のデータ(X
n)3を第1のデータ出力回路5に入力する。第1のデ
ータ出力回路5に入力されたnビット目から1ビット目
のデータ4は(n+1)ビット目のデータ(Xn)3に
よって制御され、(n+1)ビット目のデータ(Xn)
3の論理が0の場合にはデータ4をそのままデータ(X
p-1,・・・,X0)として出力し、(n+1)ビット目
のデータ(Xn)3の論理が1の場合にはデータ4を反
転させデータ(Xp-1,・・・,X0)として出力する。
次に第1のデータ出力回路5から出力されたデータ6の
内(m−1)ビット目から1ビット目のデータの全てが
論理1でかつ(n+1)ビット目のデータ(Xn)3が
論理1を検出した時に論理を1、またはmビット目のデ
ータ(Xm-1)8の論理が1の時に論理1を検出信号1
0として第1の検出回路9から出力する。(n+1)ビ
ット目のデータ(Xn)3とデータ11から構成された
データ(Xn,Xp-1,・・,Xm)に検出信号10を加
算器12で加算し、加算器12から出力されたデータお
よびオーバーフロー信号13を第2のデータ出力回路1
4に入力する。第2のデータ出力回路14では加算器1
2がオーバーフローした場合に(n+1)ビット目のデ
ータ(Xn)3によってリミッタをかけ、オーバーフロ
ーしなかった場合にはデータ13をそのまま出力信号1
5として出力端子16から出力する。
ト(n=正の整数)の2の補数データ(Xn,Xn-1,・
・・,X0)の入力端子であり、20は入力端子19か
ら入力された2の補数データであり、21は2の補数デ
ータ20の内(n+1)ビット目のデータ(Xn)であ
り、22は任意のデータについて絶対値化を行うか否か
を制御する制御信号の入力端子であり、23は入力端子
22から入力され絶対値化を行う場合は論理1、絶対値
化を行わない場合は論理0の制御信号であり、24は制
御信号23を優先して絶対値を行う場合には(n+1)
ビット目のデータ(Xn)21を有効にし、また絶対値
を行わない場合には論理0を切り換え信号として出力す
る第1の切換信号検出回路であり、25は第1の切換信
号検出回路24から出力される切り換え信号であり、2
6は2の補数データ20の内(n+1)ビット目のデー
タ(Xn)を除いたデータ(Xn-1,Xn-2,・・・,
X0)であり、27は切り換え信号25が論理0を検出
した時にはデータ26をそのままデータ(Xp-1,・・
・,X0)として出力し、切り換え信号25が論理1を
検出した時にはデータ26を反転させデータ(Xp-1,
・・・,X0)として出力する第1のデータ出力回路で
あり、28は第1のデータ出力回路27から出力された
データ(Xp-1,・,Xm,Xm-1,・,X0)であり、2
9はデータ28の内(m−1)ビット目から1ビット目
のデータ(Xm-2,・・・,X0)であり、30はデータ
28の内mビット目のデータ(Xm-1)であり、31は
データ29の全ての論理が1でかつ(n+1)ビット目
のデータ(Xn)21の論理が1である場合、またはデ
ータ30の論理が1の場合に論理1の検出信号を出力す
る第1の検出回路であり、32は第1の検出回路31か
ら出力される検出信号であり、33はデータ28の内p
ビット目から(m+1)ビット目のデータ(Xp-1,・
・・,Xm)であり、34は(n+1)ビット目のデー
タ(Xn)21とデータ33から構成されたデータ
(Xn,Xp-1,・・,Xm)に検出信号32を加算する
加算器であり、35は加算器34から出力されたデータ
およびオーバーフロー信号であり、36は加算器34が
オーバーフローをした場合に(n+1)ビット目のデー
タ(Xn)21によってリミッタをかけ、オーバーフロ
ーしなかった場合にはデータ35をそのまま出力する第
2のデータ出力回路であり、37は第2のデータ出力回
路36の出力データであり、38は出力データ37の出
力端子である。
理回路について、以下その動作について図2を用いて説
明する。まず入力端子19から入力された(n+1)ビ
ットの2の補数データ20の内(n+1)ビット目のデ
ータ(Xn)21を第1の切換信号検出回路24に入力
する。また、それと並行に任意のデータについて絶対化
を行うか否かを制御する制御信号23を入力端子22か
ら第1の切換信号検出回路24に入力する。第1の切換
信号検出回路24では(n+1)ビット目のデータ(X
n)21を検出しても制御信号23を優先して切り換え
信号25を出力し第1のデータ出力回路27に入力され
る。第1のデータ出力回路27に入力されたデータ26
は切り換え信号25によって制御され、切り換え信号2
5の論理が0の場合にはデータ26をそのままデータ
(Xp-1,・・・,X0)として出力し、切り換え信号2
5の論理が1の場合にはデータ26を反転させ、データ
(X p-1,・・・,X0)を出力する。次に第1のデータ
出力回路27から出力されたデータ28の内(m−1)
ビット目から1ビット目のデータの全ての論理が1でか
つ(n+1)ビット目のデータ(Xn)21の論理が1
を検出した場合に論理1、またはmビット目のデータ
(Xm-1)30の論理が1の場合に論理1の検出信号3
2を第1の検出回路31から出力する。(n+1)ビッ
ト目のデータ(X n)21とデータ33から構成された
データ(Xn,Xp-1,・・,Xm)に検出信号32を加
算器34で加算し、加算器34から出力されたデータお
よびオーバーフロー信号35を第2のデータ出力回路3
6に入力する。第2のデータ出力回路36では加算器3
4がオーバーフローした場合に(n+1)ビット目のデ
ータ(Xn)21によってリミッタをかけオーバーフロ
ーしなかった場合にはデータ35をそのまま出力データ
37として出力端子38から出力する。
ト(n=正の整数)の2の補数データ(Xn,Xn-1,・
・・,X0)の入力端子であり、42は入力端子41か
ら入力された2の補数データであり、43は2の補数デ
ータ42の内(n+1)ビット目のデータ(Xn)であ
り、44は任意のデータについて絶対値化を行うか否か
を制御する制御信号の入力端子であり、45は入力端子
44から入力される信号で絶対値化を行わないでかつ
(n+1)ビット目から(m+2)ビット目をデータと
する場合に論理を0とし、絶対値化を行いかつ(n+
1)ビット目から(m+1)ビット目をデータとする場
合に論理を1とする制御信号であり、46は制御信号4
5を優先して制御信号の論理が1の時は(n+1)ビッ
ト目のデータ(Xn)43を有効とし制御信号の論理が
0の時は論理を0として切り換え信号を出力する第1の
切換信号検出回路であり、47は第1の切換信号検出回
路46から出力される切り換え信号であり、48は2の
補数データ42の内(n+1)ビット目のデータ
(Xn)を除いたデータ(Xn-1,Xn-2,・・・,X0)
であり、49は切り換え信号47が論理0を検出した時
にはデータ48をそのまま(Xp-1,・・・,X0)とし
て出力し、切り換え信号47が論理1を検出した時には
データ48を反転させデータ(Xp- 1,・・・,X0)と
して出力する第1のデータ出力回路であり、50は第1
のデータ出力回路49から出力されたデータ(Xp-1,
・,Xm,Xm-1,・,X0)であり、51はデータ50
の内mビット目のデータから1ビット目のデータ(Xm-
1,・・・,X0)であり、52はデータ51の内(m−
1)ビット目のデータから1ビット目のデータの全てが
論理1でかつ(n+1)ビット目のデータ(Xn)43
が論理1である場合、またはデータ51の内mビット目
のデータの論理が1の場合に論理1の検出信号を出力す
る第1の検出回路であり、53は第1の検出回路52か
ら出力される検出信号であり、54はデータ50の内
(m+1)ビット目のデータ(Xm)であり、55は任
意のデータの絶対値化を行うデータつまり制御信号45
の論理が1の時にのみデータ54を有効にし、制御信号
45の論理が0の時にはデータ54の論理を0にする第
1の選択信号検出回路であり、56は第1の選択信号検
出回路55の出力信号であり、57は第1の検出回路5
2の出力信号53と第1の選択信号検出回路55の出力
信号56を加算する第1の加算器であり、58は第1の
検出回路52の検出信号53の論理が1または制御信号
45の論理が0の時に出力信号56を有効にする第2の
検出回路であり、59は第2の検出回路58の検出信号
であり、60は第1の加算器57から出力された出力信
号であり、61は制御信号45の論理が1の時に信号6
0を有効にする第2のデータ出力回路であり、62は第
2のデータ出力回路61の出力データであり、63はデ
ータ50の内pビット目から(m+2)ビット目のデー
タ(Xp-1,・・・,Xm+1)であり、64は(n+1)
ビット目のデータ(Xn)43とデータ63から構成さ
れたデータ(Xn,Xp-1,・・・,Xm+1)に検出信号
59を加算する第2の加算器であり、65は第2の加算
器64の出力データおよびオーバーフロー信号であり、
66は出力データ65と出力データ62からデータ(X
n,Xp-1,・・・,Xm)を構成し第2の加算器64が
オーバーフローをした場合に(n+1)ビット目のデー
タ(Xn)43によってリミッタをかけオーバーフロー
しなかった場合にはデータ(Xn,Xp-1,・・・,X
m+1)をそのまま出力する第3のデータ出力回路であ
り、67は第3のデータ出力回路の出力データであり、
68は出力データ67の出力端子である。
理回路について、以下その動作について図3を用いて説
明する。まず入力端子41から入力された(n+1)ビ
ットの2の補数データ42の内(n+1)ビット目のデ
ータ(Xn)43を第1の切換信号検出回路46に入力
する。また、それと並行に任意のデータについて絶対値
化を行うか否かを制御する制御信号45を第1の切換信
号検出回路46に入力する。第1の切換信号検出回路4
6では(n+1)ビット目のデータ(Xn)43を検出
しても制御信号45を優先して切り換え信号47を出力
し第1のデータ出力回路49に入力する。第1のデータ
出力回路49に入力されたnビット目から1ビット目の
データ48は切り換え信号47によって制御され、切り
換え信号47の論理が0の場合にはデータ48をそのま
まデータ(Xp-1,・・・,X0)として出力し、また切
り換え信号47の論理が1の場合にはデータ48を反転
させデータ(Xp-1,・・・,X0)として出力する。次
に第1のデータ出力回路49から出力されたデータ50
の内(m−1)ビット目のデータから1ビット目のデー
タの全ての論理が1でかつ(n+1)ビット目のデータ
(Xn)43の論理が1である場合、またはデータ51
の内mビット目のデータの論理が1の場合に検出信号5
3を第1の検出回路52から出力する。またそれと並行
に第1の選択信号検出回路55では、任意のデータの絶
対値化を行うデータつまり制御信号45の論理が1の時
にのみデータ50の内(m+1)ビット目のデータ(X
m)54を有効にし、制御信号45の論理が0の時には
データ54を無効にし出力信号56として第1の加算器
57に入力する。第1の加算器57に入力された出力信
号56に検出信号53を加算し、その出力データ60と
制御信号45を第2のデータ出力回路61に入力するこ
とによって、絶対値化を行わないデータの場合は論理を
任意に決定しデータ62として出力する、また絶対値化
を行うデータの場合はデータ60をそのままデータ62
として出力する。第2の検出回路58では、第1の検出
回路52の検出信号53の論理が1または制御信号45
の論理が0の時に出力信号56を有効にし、検出信号5
9として第2の加算器64に入力する。次に第2の加算
器64では、(n+1)ビット目のデータ(Xn)43
とデータ63から構成されたデータ(Xn,Xp-1,・・
・,Xm+1)に検出信号59を加算し、データおよびオ
ーバーフロー信号65として第3のデータ出力回路66
に出力する。第3のデータ出力回路66では、データ6
5とデータ62から絶対値化を行わない場合は(n+
1)ビット目から(m+2)ビット目のデータ(Xn,
Xp-1,・・・,Xm+1)として出力信号67を出力す
る。その時に第2の加算器64がオーバーフローをした
場合に(n+1)ビット目のデータ(Xn)によってリ
ミッタをかけ、オーバーフローしなかった場合にはデー
タ(Xn,Xp -1,・・・,Xm+1)をそのまま出力端子
68から出力する。また絶対値化を行う場合は(n+
1)ビット目から(m+1)ビット目のデータ(Xn,
Xp-1,・・・,Xm)として出力信号67として出力す
る。その時に第2の加算器64がオーバーフローをした
場合には(n+1)ビット目のデータ(Xn)によって
リミッタをかけオーバーフローしなかった場合にはデー
タ(Xn,Xp-1,・・・,Xm)をそのまま出力端子6
8から出力する。
って、他の回路構成で実現することができる。
絶対値化と四捨五入を同時に実現する時、また絶対値化
を行うか否かの選択および四捨五入のビット位置の変更
を実現する時に回路規模を削減することによって実現す
ることができる。
変に関して規定を行っているが、回路仕様によってはビ
ット位置の可変について有限に行うことができる。
(n+1)ビットの2の補数データを絶対値化および四
捨五入処理を同時に行う時にn−mビットの加算器を1
個で実現し、回路規模を削減することができ、また絶対
値化を行うか否かの選択および四捨五入のビット位置の
変更も回路規模を削減して行うことができる。
路のブロック図
路のブロック図
路のブロック図
Claims (6)
- 【請求項1】 (n+1)ビット(n=正の整数)の2
の補数データ(Xn,Xn-1,・・,X0)を入力とし、
前記2の補数データが入力された時に(n+1)ビット
目のデータ(Xn)の論理が0の時は前記2の補数デー
タの内(n+1)ビット目のデータを除いたデータ(X
n-1,・・・,X0)をそのままデータ(Xp-1,・・
・,X0:p=正の整数)として出力し前記(n+1)
ビット目のデータ(Xn)の論理が1の時は前記2の補
数データの内(n+1)ビット目のデータを除いたデー
タ(Xn-1,・・・,X0)を反転させてデータ
(Xp-1,・・・,X0)として出力する第1のデータ出
力回路と、前記(n+1)ビット目のデータ(Xn)が
論理1でかつ前記第1のデータ出力回路からの出力デー
タ(Xp -1,・・,Xm,Xm-1,・・,X0:m=正の整
数)で(m−1)ビット目から1ビット目のデータ(X
m-2,Xm-3,・・・,X0)の全ての論理が1を検出し
た時に論理1またはmビットのデータ(Xm-1)が論理
1の時に論理1を出力しそれ以外の場合は論理0を出力
する第1の検出回路と、前記(n+1)ビット目のデー
タ(Xn)と前記第1のデータ出力回路から出力された
pビット目から(m+1)ビット目のデータ(Xp-1,
・・,Xm)から構成されたデータ(Xn,Xp-1,・・
・,Xm)に前記第1の検出回路の出力信号を加算する
加算器を備えたことを特徴とするディジタル信号処理回
路。 - 【請求項2】 加算器がオーバーフローした場合に(n
+1)ビット目のデータ(Xn)によってリミッタをか
ける第2のデータ出力回路を有することを特徴とする請
求項1記載のディジタル信号処理回路。 - 【請求項3】 (n+1)ビット(n=正の整数)の2
の補数データ(Xn,Xn-1,・・・,X0)を入力また
任意のデータの絶対値化を制御する制御信号を入力と
し、前記2の補数データが入力された時の(n+1)ビ
ット目のデータ(Xn)と前記制御信号から任意のデー
タの絶対値化を行うか否かを切り換え絶対値化を行う場
合は前記(n+1)ビット目のデータ(Xn)をそのま
ま切り換え信号として出力し、絶対値化を行わない場合
は前記制御信号から強制的に論理0を切り換え信号とし
て出力する第1の切換信号検出回路と、前記第1の切換
信号検出回路の切り換え信号の論理が0の時は前記2の
補数データの内(n+1)ビット目のデータを除いたデ
ータ(Xn-1,・・・,X0)をそのままデータ
(Xp- 1,・・・,X0:p=正の整数)として出力し前
記切り換え信号の論理が1の時は前記2の補数データの
内(n+1)ビット目のデータを除いたデータ
(Xn-1,・・・,X0)を反転させてデータ(Xp-1,
・・・,X0)として出力する第1のデータ出力回路
と、前記(n+1)ビット目のデータ(Xn)が論理1
でかつ前記第1のデータ出力回路からの出力データ(X
p-1,・・,Xm,Xm-1,・・,X0:m=正の整数)で
(m−1)ビット目から1ビット目のデータ(Xm-2,
Xm-3,・・・,X0)の全ての論理が1を検出した時に
論理1またはmビットのデータ(Xm-1)が論理1の時
に論理1を出力しそれ以外の場合は論理0を出力する第
1の検出回路と、前記(n+1)ビット目のデータ(X
n)と前記第1のデータ出力回路から出力されたpビッ
ト目から(m+1)ビット目のデータ(Xp-1,・・,
Xm)から構成されたデータ(Xn,Xp-1,・・・,
Xm)に前記第1の検出回路の出力信号を加算する加算
器を備えたことを特徴とするディジタル信号処理回路。 - 【請求項4】 加算器がオーバーフローした場合に前記
(n+1)ビット目のデータ(Xn)によってリミッタ
をかける第2のデータ出力回路を有することを特徴とす
る請求項3記載のディジタル信号処理回路。 - 【請求項5】 (n+1)ビット(n=正の整数)の2
の補数データ(Xn,Xn-1,・・・,X0)を入力また
任意のデータの絶対値化および四捨五入のビット位置を
可変する制御信号を入力とし、前記2の補数データが入
力された時の(n+1)ビット目のデータ(Xn)と前
記制御信号から任意のデータの絶対値化を行うか否かを
切り換え絶対値を行う場合は前記(n+1)ビット目の
データ(Xn)をそのまま切り換え信号として出力し、
絶対値化を行わない場合は前記制御信号から強制的に論
理0を切り換え信号として出力する第1の切換信号検出
回路と、前記第1の切換信号検出回路の切り換え信号の
論理が0の時は前記2の補数データの内(n+1)ビッ
ト目のデータを除いたデータ(Xn-1,・・・,X0)を
そのままデータ(Xp-1,・・・,X0:p=正の整数)
として出力し前記切り換え信号の論理が1の時は前記2
の補数データの内(n+1)ビット目のデータを除いた
データ(Xn-1,・・・,X0)を反転させてデータ(X
p-1,・・・,X0)として出力する第1のデータ出力回
路と、前記(n+1)ビット目のデータ(Xn)が論理
1でかつ前記第1のデータ出力回路からの出力データ
(Xp-1,・・,Xm,Xm-1,・・,X0:m=正の整
数)で(m−1)ビット目から1ビット目のデータ(X
m-2,Xm-3,・・・,X0)の全ての論理が1を検出し
た時に論理1またはmビットのデータ(Xm-1)が論理
1の時に論理1を出力しそれ以外の場合は論理0を出力
する第1の検出回路と、前記制御信号が論理1の場合に
前記第1のデータ出力回路からの信号の内(m+1)ビ
ット目のデータ(X m)を有効にし前記制御信号が論理
0の時は論理0を出力する第1の選択信号検出回路と、
前記第1の検出回路の出力信号と前記第1の選択信号検
出回路の出力信号を加算する第1の加算器と、前記制御
信号が論理1の場合に第1の加算器の出力信号を有効に
しmビット目のデータ(Xm)として出力する第2のデ
ータ出力回路と、前記制御信号の論理が0かまたは前記
第1の検出回路の出力信号の論理が1の場合に前記第1
の選択信号検出回路の出力信号を有効にする第2の検出
回路と、前記(n+1)ビット目のデータ(Xn)と前
記第1のデータ出力回路から出力されたpビット目から
(m+2)ビット目のデータ(Xp-1,・・,Xm +1)か
ら構成されたデータ(Xn,Xp-1,・・・,Xm+1)に
前記第2の検出回路の検出信号を加算する第2の加算器
と、前記の第2の加算器の出力データと前記第2のデー
タ出力回路のデータ(Xm)からデータ(Xn,Xp-1,
Xp-2,・・・,Xm)として出力する第3のデータ出力
回路を備えたことを特徴とするディジタル信号処理回
路。 - 【請求項6】 第2の加算器がオーバーフローした場合
に(n+1)ビット目のデータ(Xn)によってリミッ
タをかける第3のデータ出力回路を有することを特徴と
する請求項5記載のディジタル信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04111057A JP3092310B2 (ja) | 1992-04-30 | 1992-04-30 | ディジタル信号処理回路 |
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JP04111057A JP3092310B2 (ja) | 1992-04-30 | 1992-04-30 | ディジタル信号処理回路 |
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JPH05307464A true JPH05307464A (ja) | 1993-11-19 |
JP3092310B2 JP3092310B2 (ja) | 2000-09-25 |
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