JPH05307464A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 ２の補数データを処理するディジタル信号処
理回路の絶対値化と四捨五入に関するもので、絶対値化
と四捨五入を同時に行うことによって回路規模の低減を
図ることを目的とする。 【構成】 ２の補数データを絶対値化および四捨五入す
る時に、絶対値化でのデータ処理と四捨五入でのデータ
処理の特徴を考慮にいれて回路を構成することによって
加算器１１のみで実現でき、回路規模が小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２の補数データを扱っ
て絶対値化と四捨五入の処理を行う場合に、加算器の回
路規模を削減しても実現できるディジタル信号処理回路
に関するものである。

【０００２】

【従来の技術】従来のディジタル信号処理回路で、絶対
値化を行う時は、まず２の補数データで（ｎ＋１）ビッ
ト目のデータの論理が０の場合はそのままデータを出力
し、論理が１の場合にデータを反転させて１を加えてデ
ータを出力する。またデータ（Ｘ_n，・・，Ｘ_m，・・，
Ｘ₀）の内（ｎ＋１）ビット目から（ｍ＋１）ビット目
のデータ有効にする場合にｍビット目を四捨五入する。
この時にｍビット目が１であるのを検出した時だけ、
（ｎ＋１）ビット目のデータから（ｍ＋１）ビット目の
データに１を加えて出力する回路構成で実現できる。

【０００３】図４は、従来の絶対値化と四捨五入のブロ
ック図を示している。図４において、８１は（ｎ＋１）
ビット（ｎ＝正の整数）の２の補数データ（Ｘ_n，
Ｘ_n-1，・・・，Ｘ₀）の入力端子であり、８２は入力端
子８１から入力された２の補数データであり、８３は入
力端子８１から入力された２の補数データの内（ｎ＋
１）ビット目のデータ（Ｘ_n）を除くデータ（Ｘ_n-1，・
・・，Ｘ₀）であり、８４は２の補数データ８２の内
（ｎ＋１）ビット目のデータ（Ｘ_n）であり、８５は
（ｎ＋１）ビット目のデータ（Ｘ_n）８４が論理０の場
合はデータ８３をそのままデータ（Ｘ_p-1，・・，Ｘ₀）
として出力し、論理１の場合はデータ８３を反転させデ
ータ（Ｘ_p-1，・・，Ｘ₀）として出力する第１のデータ
出力回路であり、８６は第１のデータ出力回路８５から
のデータ（Ｘ_p-1，・・，Ｘ₀）であり、８７は（ｎ＋
１）ビット目のデータ（Ｘ_n）８４が論理０の場合はデ
ータ８６に０を加算し、論理１の場合はデータ８６に１
を加算する第１の加算器であり、８８は第１の加算器８
７から出力されたデータ（Ｘ_pa1-1，・，Ｘ_m，Ｘ _m-1，
・，Ｘ₀）であり、８９はデータ８８の内ｐａ１ビット
目から（ｍ＋１）ビット目のデータ（Ｘ_pa1-1，・，
Ｘ_m）であり、９０はｍビット目のデータ（Ｘ_{m- 1}）であ
り、９１はデータ９０の論理が１の場合は検出信号１を
出力し、論理が０の場合は検出信号０を出力する第１の
検出回路であり、９２は第１の検出回路９１から出力さ
れた検出信号であり、９３はｐａ１ビット目から（ｍ＋
１）ビット目のデータ８９に検出信号９２を加算する第
２の加算器であり、９４は第２の加算器９３から出力さ
れたデータ（Ｘ_pa2-1，・・・，Ｘ_m1）およびオーバー
フロー信号であり、９５は第２の加算器９３がオーバー
フローをした場合に（ｎ＋１）ビット目のデータ
（Ｘ_n）８４によってリミッタをかけオーバーフローし
なかった場合にはデータ９４をそのまま出力する第２の
データ出力回路であり、９６は第２のデータ出力回路９
５の出力データであり、９７は出力データ９６の出力端
子である。

【０００４】以上のように構成されたディジタル信号処
理回路について、以下その動作について図４を用いて説
明する。まず入力端子８１から入力された２の補数デー
タ８２の内（ｎ＋１）ビット目のデータ（Ｘ_n）を除く
データ８３を第１のデータ出力回路８５に入力する。第
１のデータ出力回路８５では、（ｎ＋１）ビット目のデ
ータ（Ｘ_n）８４の論理が０の場合は２の補数データの
内（ｎ＋１）ビット目を除くデータ８３をそのままデー
タ８６として出力し、（ｎ＋１）ビット目のデータ（Ｘ
_n）８４の論理が１の場合は２の補数データの内（ｎ＋
１）ビット目を除くデータ８３を反転させデータ８６と
して出力する。次に第１のデータ出力回路８５から出力
されたデータ８６を第１の加算器８７に入力し、（ｎ＋
１）ビット目のデータ（Ｘ_n）８４の論理が０の場合は
０を加算し、（ｎ＋１）ビット目のデータ（Ｘ_n）８４
の論理が１の場合は論理１を加算する。次に第１の加算
器８７から出力されたデータ８８の内ｍビット目のデー
タ（Ｘ_m-1）９０を第１の検出回路９１に入力し、ｍビ
ット目のデータ９０の論理が１の場合は検出信号９２の
論理を１とし、ｍビット目のデータの論理が０の場合は
検出信号９２の論理を０として出力する。次にデータ８
９に検出信号９２を第２の加算器９３で加算し、データ
およびオーバーフロー信号９４を第２のデータ出力回路
９５に入力する。第２のデータ出力回路９５では第２の
加算器９３でオーバーフローした場合には（ｎ＋１）ビ
ット目のデータ（Ｘ_n）８４によってリミッタをかけ、
オーバーフローしなかった場合にはデータ９４をそのま
ま出力データ９６として出力端子９７から出力する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ディジタル信号処理回路において、絶対値化と四捨五入
を実現しようとした場合にｎビットの加算器を２個使用
しなければならなかった。

【０００６】本発明はかかる点に鑑み、（ｎ−ｍ＋１）
ビットの加算器を１個で絶対値化と四捨五入を実現し、
回路規模を削減するディジタル信号処理回路を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、（ｎ＋１）ビット（ｎ＝正の整数）の２の
補数データ（Ｘ_n，Ｘ_n-1，・・，Ｘ₀）を入力とし、２
の補数データが入力された時に（ｎ＋１）ビット目のデ
ータ（Ｘ_n）の論理が０の時は２の補数データの内（ｎ
＋１）ビット目のデータを除いたデータ（Ｘ_n-1，・・
・，Ｘ₀）をそのままデータ（Ｘ_p-1，・・・，Ｘ₀：ｐ
＝正の整数）として出力し（ｎ＋１）ビット目のデータ
（Ｘ_n）の論理が１の時は２の補数データの内（ｎ＋
１）ビット目のデータを除いたデータ（Ｘ_n-1，・・
・，Ｘ₀）を反転させてデータ（Ｘ_p-1，・・・，Ｘ₀）
として出力する第１のデータ出力回路と、（ｎ＋１）ビ
ット目のデータ（Ｘ_n）が論理１でかつ第１のデータ出
力回路からの出力データ（Ｘ_p-1，・・，Ｘ_m，Ｘ_m-1，
・・，Ｘ₀：ｍ＝正の整数）で（ｍ−１）ビット目から
１ビット目のデータ（Ｘ_m-2，Ｘ_m-3，・・・，Ｘ₀）の
全ての論理が１を検出した時に論理１またはｍビットの
データ（Ｘ_m-1）が論理１の時に論理１を出力しそれ以
外の場合は論理０を出力する第１の検出回路と、（ｎ＋
１）ビット目のデータ（Ｘ_n）と第１のデータ出力回路
から出力されたｐビット目から（ｍ＋１）ビット目のデ
ータ（Ｘ_p-1，・・，Ｘ_m）から構成されたデータ
（Ｘ_n，Ｘ_p-1，・・・，Ｘ_m）に第１の検出回路の出力
信号を加算する加算器を備えたディジタル信号処理回路
と、（ｎ＋１）ビット（ｎ＝正の整数）の２の補数デー
タ（Ｘ_n，Ｘ_n-1，・・・，Ｘ₀）を入力また任意のデー
タの絶対値化を制御する制御信号を入力とし、２の補数
データが入力された時の（ｎ＋１）ビット目のデータ
（Ｘ_n）と制御信号から任意のデータの絶対値化を行う
か否かを切り換え絶対値化を行う場合は（ｎ＋１）ビッ
ト目のデータ（Ｘ_n）をそのまま切り換え信号として出
力し、絶対値化を行わない場合は制御信号から強制的に
論理０を切り換え信号として出力する第１の切換信号検
出回路と、第１の切換信号検出回路の切り換え信号の論
理が０の時は２の補数データの内（ｎ＋１）ビット目の
データを除いたデータ（Ｘ_n-1，・・・，Ｘ₀）をそのま
まデータ（Ｘ_p-1，・・・，Ｘ₀：ｐ＝正の整数）として
出力し切り換え信号の論理が１の時は２の補数データの
内（ｎ＋１）ビット目のデータを除いたデータ
（Ｘ_n-1，・・・，Ｘ₀）を反転させてデータ（Ｘ _p-1，
・・・，Ｘ₀）として出力する第１のデータ出力回路
と、（ｎ＋１）ビット目のデータ（Ｘ_n）が論理１でか
つ第１のデータ出力回路からの出力データ（Ｘ_{p -1}，・
・，Ｘ_m，Ｘ_m-1，・・，Ｘ₀：ｍ＝正の整数）で（ｍ−
１）ビット目から１ビット目のデータ（Ｘ_m-2，Ｘ_m-3，
・・・，Ｘ₀）の全ての論理が１を検出した時に論理１
またはｍビットのデータ（Ｘ_m-1）が論理１の時に論理
１を出力しそれ以外の場合は論理０を出力する第１の検
出回路と、（ｎ＋１）ビット目のデータ（Ｘ_n）と第１
のデータ出力回路から出力されたｐビット目から（ｍ＋
１）ビット目のデータ（Ｘ_p-1，・・・，Ｘ_m）から構成
されたデータ（Ｘ_n，Ｘ_p-1，・・・，Ｘ_m）に第１の検
出回路の出力信号を加算する加算器を備えたディジタル
信号処理回路と、（ｎ＋１）ビット（ｎ＝正の整数）の
２の補数データ（Ｘ_n，Ｘ_n-1，・・・，Ｘ₀）を入力ま
た任意のデータの絶対値化および四捨五入のビット位置
を可変する制御信号を入力とし、２の補数データが入力
された時の（ｎ＋１）ビット目のデータ（Ｘ_n）と制御
信号から任意のデータの絶対値化を行うか否かを切り換
え絶対値化を行う場合は（ｎ＋１）ビット目のデータ
（Ｘ_n）をそのまま切り換え信号として出力し、絶対値
化を行わない場合は制御信号から強制的に論理０を切り
換え信号として出力する第１の切換信号検出回路と、第
１の切換信号検出回路の切り換え信号の論理が０の時は
２の補数データの内（ｎ＋１）ビット目のデータを除い
たデータ（Ｘ_n-1，・・・，Ｘ₀）をそのままデータ（Ｘ
_p-1，・・・，Ｘ₀：ｐ＝正の整数）として出力し切り換
え信号の論理が１の時は２の補数データの内（ｎ＋１）
ビット目のデータを除いたデータ（Ｘ_n-1，・・・，
Ｘ₀）を反転させてデータ（Ｘ_p-1，・・・，Ｘ₀）とし
て出力する第１のデータ出力回路と、（ｎ＋１）ビット
目のデータ（Ｘ_n）が論理１でかつ第１のデータ出力回
路からの出力データ（Ｘ_p-1，・・・，Ｘ_m，Ｘ_m-1，・
・・，Ｘ₀：ｍ＝正の整数）で（ｍ−１）ビット目から
１ビット目のデータ（Ｘ_m-2，Ｘ_m-3，・・・，Ｘ₀）の
全ての論理が１を検出した時に論理１またはｍビットの
データ（Ｘ_m-1）が論理１の時に論理１を出力しそれ以
外の場合は論理０を出力する第１の検出回路と、制御信
号が論理１の場合に第１のデータ出力回路からの信号の
内（ｍ＋１）ビット目のデータ（Ｘ_m）を有効にし制御
信号が論理０の時は論理０を出力する第１の選択信号検
出回路と、第１の検出回路の出力信号と第１の選択信号
検出回路の出力信号を加算する第１の加算器と、制御信
号が論理１の場合に第１の加算器の出力信号を有効にし
ｍビット目のデータ（Ｘ_m）として出力する第２のデー
タ出力回路と、制御信号の論理が０かまたは第１の検出
回路の出力信号の論理が１の場合に第１の選択信号検出
回路の出力信号を有効にする第２の検出回路と、（ｎ＋
１）ビット目のデータ（Ｘ_n）と第１のデータ出力回路
から出力されたｐビット目から（ｍ＋２）ビット目のデ
ータ（Ｘ_p-1，・・，Ｘ_m+1）から構成されたデータ（Ｘ
_n，Ｘ_p-1，・・・，Ｘ_m+1）に第２の検出回路の検出回
路の検出信号を加算する第２の加算器と、第２の加算器
の出力データと第２のデータ出力回路のデータ（Ｘ_m）
からデータ（Ｘ_n，Ｘ_p-1，Ｘ_p-2，・・・，Ｘ_m）として
出力する第３のデータ出力回路を備えたディジタル信号
処理回路である。

【０００８】

【作用】本発明は、前記した構成によりｎビットの２の
補数データを絶対値化および四捨五入処理を行う時に
（ｎ−ｍ＋１）ビットの加算器を１個で実現し、回路規
模を削減することができる。

【０００９】

【実施例】以下、本発明の一実施例について、図面を用
いて説明する。

【００１０】図１は本発明の一実施例におけるディジタ
ル信号処理回路のブロック図を示すものである。図１に
おいて、１は（ｎ＋１）ビット（ｎ＝正の整数）の２の
補数データ（Ｘ_n，Ｘ_n-1，・・・，Ｘ₀）の入力端子で
あり、２は入力端子１から入力された２の補数データで
あり、３は２の補数データ２の内（ｎ＋１）ビット目の
データ（Ｘ_n）であり、４は２の補数データ２の内（ｎ
＋１）ビット目のデータ（Ｘ_n）３を除いたデータ（Ｘ
_n-1，Ｘ_n-2，・・・，Ｘ₀）であり、５は（ｎ＋１）ビ
ット目のデータ（Ｘ_n）３の論理が０（つまり符号が
正）の場合にはデータ４をそのままデータ（Ｘ_p-1，・
・・，Ｘ₀）として入力し、（ｎ＋１）ビット目のデー
タ（Ｘ_n）３の論理が１（つまり符号が負）の場合には
データ４を反転させデータ（Ｘ_p-1，・・・，Ｘ₀）とし
て出力する第１のデータ出力回路であり、６は第１のデ
ータ出力回路５から出力されたデータ（Ｘ_p-1，・，
Ｘ_m，Ｘ_m-1，・，Ｘ₀）であり、７はデータ６の内（ｍ
−１）ビット目から１ビット目のデータ（Ｘ_m-2，・・
・，Ｘ₀）であり、８はデータ６の内ｍビット目のデー
タ（Ｘ _m-1）であり、９はデータ７の全てのデータの論
理が１でかつ（ｎ＋１）のビット目のデータ（Ｘ_n）３
の論理が１である時、またはデータ８の論理が１の時に
論理１の検出信号を出力する第１の検出回路であり、１
０は第１の検出回路９から出力される検出信号であり、
１１はデータ６の内ｐビット目から（ｍ＋１）ビット目
のデータ（Ｘ_p-1，・・・，Ｘ_m）であり、１２は（ｎ＋
１）ビット目のデータ（Ｘ_n）３とデータ１１から構成
されたデータ（Ｘ_n，Ｘ_p-1，・・，Ｘ_m）に検出信号１
０を加算する加算器であり、１３は加算器１２から出力
されたデータおよびオーバーフロー信号であり、１４は
加算器１２がオーバーフローをした場合に（ｎ＋１）ビ
ット目のデータ（Ｘ_n）３によってリミッタをかけオー
バーフローしなかった場合にはデータ１３をそのまま出
力する第２のデータ出力回路であり、１５は第２のデー
タ出力回路１４の出力データであり、１６は出力データ
１５の出力端子である。

【００１１】以上のように構成されたディジタル信号処
理について、以下その動作について図１を用いて説明す
る。まず入力端子１から入力された（ｎ＋１）ビットの
２の補数データ２の内（ｎ＋１）ビット目のデータ（Ｘ
_n）３を第１のデータ出力回路５に入力する。第１のデ
ータ出力回路５に入力されたｎビット目から１ビット目
のデータ４は（ｎ＋１）ビット目のデータ（Ｘ_n）３に
よって制御され、（ｎ＋１）ビット目のデータ（Ｘ_n）
３の論理が０の場合にはデータ４をそのままデータ（Ｘ
_p-1，・・・，Ｘ₀）として出力し、（ｎ＋１）ビット目
のデータ（Ｘ_n）３の論理が１の場合にはデータ４を反
転させデータ（Ｘ_p-1，・・・，Ｘ₀）として出力する。
次に第１のデータ出力回路５から出力されたデータ６の
内（ｍ−１）ビット目から１ビット目のデータの全てが
論理１でかつ（ｎ＋１）ビット目のデータ（Ｘ_n）３が
論理１を検出した時に論理を１、またはｍビット目のデ
ータ（Ｘ_m-1）８の論理が１の時に論理１を検出信号１
０として第１の検出回路９から出力する。（ｎ＋１）ビ
ット目のデータ（Ｘ_n）３とデータ１１から構成された
データ（Ｘ_n，Ｘ_p-1，・・，Ｘ_m）に検出信号１０を加
算器１２で加算し、加算器１２から出力されたデータお
よびオーバーフロー信号１３を第２のデータ出力回路１
４に入力する。第２のデータ出力回路１４では加算器１
２がオーバーフローした場合に（ｎ＋１）ビット目のデ
ータ（Ｘ_n）３によってリミッタをかけ、オーバーフロ
ーしなかった場合にはデータ１３をそのまま出力信号１
５として出力端子１６から出力する。

【００１２】次に図２において、１９は（ｎ＋１）ビッ
ト（ｎ＝正の整数）の２の補数データ（Ｘ_n，Ｘ_n-1，・
・・，Ｘ₀）の入力端子であり、２０は入力端子１９か
ら入力された２の補数データであり、２１は２の補数デ
ータ２０の内（ｎ＋１）ビット目のデータ（Ｘ_n）であ
り、２２は任意のデータについて絶対値化を行うか否か
を制御する制御信号の入力端子であり、２３は入力端子
２２から入力され絶対値化を行う場合は論理１、絶対値
化を行わない場合は論理０の制御信号であり、２４は制
御信号２３を優先して絶対値を行う場合には（ｎ＋１）
ビット目のデータ（Ｘ_n）２１を有効にし、また絶対値
を行わない場合には論理０を切り換え信号として出力す
る第１の切換信号検出回路であり、２５は第１の切換信
号検出回路２４から出力される切り換え信号であり、２
６は２の補数データ２０の内（ｎ＋１）ビット目のデー
タ（Ｘ_n）を除いたデータ（Ｘ_n-1，Ｘ_n-2，・・・，
Ｘ₀）であり、２７は切り換え信号２５が論理０を検出
した時にはデータ２６をそのままデータ（Ｘ_p-1，・・
・，Ｘ₀）として出力し、切り換え信号２５が論理１を
検出した時にはデータ２６を反転させデータ（Ｘ_p-1，
・・・，Ｘ₀）として出力する第１のデータ出力回路で
あり、２８は第１のデータ出力回路２７から出力された
データ（Ｘ_p-1，・，Ｘ_m，Ｘ_m-1，・，Ｘ₀）であり、２
９はデータ２８の内（ｍ−１）ビット目から１ビット目
のデータ（Ｘ_m-2，・・・，Ｘ₀）であり、３０はデータ
２８の内ｍビット目のデータ（Ｘ_m-1）であり、３１は
データ２９の全ての論理が１でかつ（ｎ＋１）ビット目
のデータ（Ｘ_n）２１の論理が１である場合、またはデ
ータ３０の論理が１の場合に論理１の検出信号を出力す
る第１の検出回路であり、３２は第１の検出回路３１か
ら出力される検出信号であり、３３はデータ２８の内ｐ
ビット目から（ｍ＋１）ビット目のデータ（Ｘ_p-1，・
・・，Ｘ_m）であり、３４は（ｎ＋１）ビット目のデー
タ（Ｘ_n）２１とデータ３３から構成されたデータ
（Ｘ_n，Ｘ_p-1，・・，Ｘ_m）に検出信号３２を加算する
加算器であり、３５は加算器３４から出力されたデータ
およびオーバーフロー信号であり、３６は加算器３４が
オーバーフローをした場合に（ｎ＋１）ビット目のデー
タ（Ｘ_n）２１によってリミッタをかけ、オーバーフロ
ーしなかった場合にはデータ３５をそのまま出力する第
２のデータ出力回路であり、３７は第２のデータ出力回
路３６の出力データであり、３８は出力データ３７の出
力端子である。

【００１３】以上のように構成されたディジタル信号処
理回路について、以下その動作について図２を用いて説
明する。まず入力端子１９から入力された（ｎ＋１）ビ
ットの２の補数データ２０の内（ｎ＋１）ビット目のデ
ータ（Ｘ_n）２１を第１の切換信号検出回路２４に入力
する。また、それと並行に任意のデータについて絶対化
を行うか否かを制御する制御信号２３を入力端子２２か
ら第１の切換信号検出回路２４に入力する。第１の切換
信号検出回路２４では（ｎ＋１）ビット目のデータ（Ｘ
_n）２１を検出しても制御信号２３を優先して切り換え
信号２５を出力し第１のデータ出力回路２７に入力され
る。第１のデータ出力回路２７に入力されたデータ２６
は切り換え信号２５によって制御され、切り換え信号２
５の論理が０の場合にはデータ２６をそのままデータ
（Ｘ_p-1，・・・，Ｘ₀）として出力し、切り換え信号２
５の論理が１の場合にはデータ２６を反転させ、データ
（Ｘ _p-1，・・・，Ｘ₀）を出力する。次に第１のデータ
出力回路２７から出力されたデータ２８の内（ｍ−１）
ビット目から１ビット目のデータの全ての論理が１でか
つ（ｎ＋１）ビット目のデータ（Ｘ_n）２１の論理が１
を検出した場合に論理１、またはｍビット目のデータ
（Ｘ_m-1）３０の論理が１の場合に論理１の検出信号３
２を第１の検出回路３１から出力する。（ｎ＋１）ビッ
ト目のデータ（Ｘ _n）２１とデータ３３から構成された
データ（Ｘ_n，Ｘ_p-1，・・，Ｘ_m）に検出信号３２を加
算器３４で加算し、加算器３４から出力されたデータお
よびオーバーフロー信号３５を第２のデータ出力回路３
６に入力する。第２のデータ出力回路３６では加算器３
４がオーバーフローした場合に（ｎ＋１）ビット目のデ
ータ（Ｘ_n）２１によってリミッタをかけオーバーフロ
ーしなかった場合にはデータ３５をそのまま出力データ
３７として出力端子３８から出力する。

【００１４】次に図３において、４１は（ｎ＋１）ビッ
ト（ｎ＝正の整数）の２の補数データ（Ｘ_n，Ｘ_n-1，・
・・，Ｘ₀）の入力端子であり、４２は入力端子４１か
ら入力された２の補数データであり、４３は２の補数デ
ータ４２の内（ｎ＋１）ビット目のデータ（Ｘ_n）であ
り、４４は任意のデータについて絶対値化を行うか否か
を制御する制御信号の入力端子であり、４５は入力端子
４４から入力される信号で絶対値化を行わないでかつ
（ｎ＋１）ビット目から（ｍ＋２）ビット目をデータと
する場合に論理を０とし、絶対値化を行いかつ（ｎ＋
１）ビット目から（ｍ＋１）ビット目をデータとする場
合に論理を１とする制御信号であり、４６は制御信号４
５を優先して制御信号の論理が１の時は（ｎ＋１）ビッ
ト目のデータ（Ｘ_n）４３を有効とし制御信号の論理が
０の時は論理を０として切り換え信号を出力する第１の
切換信号検出回路であり、４７は第１の切換信号検出回
路４６から出力される切り換え信号であり、４８は２の
補数データ４２の内（ｎ＋１）ビット目のデータ
（Ｘ_n）を除いたデータ（Ｘ_n-1，Ｘ_n-2，・・・，Ｘ₀）
であり、４９は切り換え信号４７が論理０を検出した時
にはデータ４８をそのまま（Ｘ_p-1，・・・，Ｘ₀）とし
て出力し、切り換え信号４７が論理１を検出した時には
データ４８を反転させデータ（Ｘ_{p- 1}，・・・，Ｘ₀）と
して出力する第１のデータ出力回路であり、５０は第１
のデータ出力回路４９から出力されたデータ（Ｘ_p-1，
・，Ｘ_m，Ｘ_m-1，・，Ｘ₀）であり、５１はデータ５０
の内ｍビット目のデータから１ビット目のデータ（Ｘ_m-
1，・・・，Ｘ₀）であり、５２はデータ５１の内（ｍ−
１）ビット目のデータから１ビット目のデータの全てが
論理１でかつ（ｎ＋１）ビット目のデータ（Ｘ_n）４３
が論理１である場合、またはデータ５１の内ｍビット目
のデータの論理が１の場合に論理１の検出信号を出力す
る第１の検出回路であり、５３は第１の検出回路５２か
ら出力される検出信号であり、５４はデータ５０の内
（ｍ＋１）ビット目のデータ（Ｘ_m）であり、５５は任
意のデータの絶対値化を行うデータつまり制御信号４５
の論理が１の時にのみデータ５４を有効にし、制御信号
４５の論理が０の時にはデータ５４の論理を０にする第
１の選択信号検出回路であり、５６は第１の選択信号検
出回路５５の出力信号であり、５７は第１の検出回路５
２の出力信号５３と第１の選択信号検出回路５５の出力
信号５６を加算する第１の加算器であり、５８は第１の
検出回路５２の検出信号５３の論理が１または制御信号
４５の論理が０の時に出力信号５６を有効にする第２の
検出回路であり、５９は第２の検出回路５８の検出信号
であり、６０は第１の加算器５７から出力された出力信
号であり、６１は制御信号４５の論理が１の時に信号６
０を有効にする第２のデータ出力回路であり、６２は第
２のデータ出力回路６１の出力データであり、６３はデ
ータ５０の内ｐビット目から（ｍ＋２）ビット目のデー
タ（Ｘ_p-1，・・・，Ｘ_m+1）であり、６４は（ｎ＋１）
ビット目のデータ（Ｘ_n）４３とデータ６３から構成さ
れたデータ（Ｘ_n，Ｘ_p-1，・・・，Ｘ_m+1）に検出信号
５９を加算する第２の加算器であり、６５は第２の加算
器６４の出力データおよびオーバーフロー信号であり、
６６は出力データ６５と出力データ６２からデータ（Ｘ
_n，Ｘ_p-1，・・・，Ｘ_m）を構成し第２の加算器６４が
オーバーフローをした場合に（ｎ＋１）ビット目のデー
タ（Ｘ_n）４３によってリミッタをかけオーバーフロー
しなかった場合にはデータ（Ｘ_n，Ｘ_p-1，・・・，Ｘ
_m+1）をそのまま出力する第３のデータ出力回路であ
り、６７は第３のデータ出力回路の出力データであり、
６８は出力データ６７の出力端子である。

【００１５】以上のように構成されたディジタル信号処
理回路について、以下その動作について図３を用いて説
明する。まず入力端子４１から入力された（ｎ＋１）ビ
ットの２の補数データ４２の内（ｎ＋１）ビット目のデ
ータ（Ｘ_n）４３を第１の切換信号検出回路４６に入力
する。また、それと並行に任意のデータについて絶対値
化を行うか否かを制御する制御信号４５を第１の切換信
号検出回路４６に入力する。第１の切換信号検出回路４
６では（ｎ＋１）ビット目のデータ（Ｘ_n）４３を検出
しても制御信号４５を優先して切り換え信号４７を出力
し第１のデータ出力回路４９に入力する。第１のデータ
出力回路４９に入力されたｎビット目から１ビット目の
データ４８は切り換え信号４７によって制御され、切り
換え信号４７の論理が０の場合にはデータ４８をそのま
まデータ（Ｘ_p-1，・・・，Ｘ₀）として出力し、また切
り換え信号４７の論理が１の場合にはデータ４８を反転
させデータ（Ｘ_p-1，・・・，Ｘ₀）として出力する。次
に第１のデータ出力回路４９から出力されたデータ５０
の内（ｍ−１）ビット目のデータから１ビット目のデー
タの全ての論理が１でかつ（ｎ＋１）ビット目のデータ
（Ｘ_n）４３の論理が１である場合、またはデータ５１
の内ｍビット目のデータの論理が１の場合に検出信号５
３を第１の検出回路５２から出力する。またそれと並行
に第１の選択信号検出回路５５では、任意のデータの絶
対値化を行うデータつまり制御信号４５の論理が１の時
にのみデータ５０の内（ｍ＋１）ビット目のデータ（Ｘ
_m）５４を有効にし、制御信号４５の論理が０の時には
データ５４を無効にし出力信号５６として第１の加算器
５７に入力する。第１の加算器５７に入力された出力信
号５６に検出信号５３を加算し、その出力データ６０と
制御信号４５を第２のデータ出力回路６１に入力するこ
とによって、絶対値化を行わないデータの場合は論理を
任意に決定しデータ６２として出力する、また絶対値化
を行うデータの場合はデータ６０をそのままデータ６２
として出力する。第２の検出回路５８では、第１の検出
回路５２の検出信号５３の論理が１または制御信号４５
の論理が０の時に出力信号５６を有効にし、検出信号５
９として第２の加算器６４に入力する。次に第２の加算
器６４では、（ｎ＋１）ビット目のデータ（Ｘ_n）４３
とデータ６３から構成されたデータ（Ｘ_n，Ｘ_p-1，・・
・，Ｘ_m+1）に検出信号５９を加算し、データおよびオ
ーバーフロー信号６５として第３のデータ出力回路６６
に出力する。第３のデータ出力回路６６では、データ６
５とデータ６２から絶対値化を行わない場合は（ｎ＋
１）ビット目から（ｍ＋２）ビット目のデータ（Ｘ_n，
Ｘ_p-1，・・・，Ｘ_m+1）として出力信号６７を出力す
る。その時に第２の加算器６４がオーバーフローをした
場合に（ｎ＋１）ビット目のデータ（Ｘ_n）によってリ
ミッタをかけ、オーバーフローしなかった場合にはデー
タ（Ｘ_n，Ｘ_{p -1}，・・・，Ｘ_m+1）をそのまま出力端子
６８から出力する。また絶対値化を行う場合は（ｎ＋
１）ビット目から（ｍ＋１）ビット目のデータ（Ｘ_n，
Ｘ_p-1，・・・，Ｘ_m）として出力信号６７として出力す
る。その時に第２の加算器６４がオーバーフローをした
場合には（ｎ＋１）ビット目のデータ（Ｘ_n）によって
リミッタをかけオーバーフローしなかった場合にはデー
タ（Ｘ_n，Ｘ_p-1，・・・，Ｘ_m）をそのまま出力端子６
８から出力する。

【００１６】本実施例は回路構成の一例を示すものであ
って、他の回路構成で実現することができる。

【００１７】以上説明したように、本実施例によれば、
絶対値化と四捨五入を同時に実現する時、また絶対値化
を行うか否かの選択および四捨五入のビット位置の変更
を実現する時に回路規模を削減することによって実現す
ることができる。

【００１８】なお、本発明は四捨五入のビット位置の可
変に関して規定を行っているが、回路仕様によってはビ
ット位置の可変について有限に行うことができる。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
（ｎ＋１）ビットの２の補数データを絶対値化および四
捨五入処理を同時に行う時にｎ−ｍビットの加算器を１
個で実現し、回路規模を削減することができ、また絶対
値化を行うか否かの選択および四捨五入のビット位置の
変更も回路規模を削減して行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のディジタル信号処理回
路のブロック図

【図２】本発明の第２の実施例のディジタル信号処理回
路のブロック図

【図３】本発明の第３の実施例のディジタル信号処理回
路のブロック図

【図４】従来例のディジタル信号処理回路のブロック図

【符号の説明】

５，２７，４９ 第１のデータ出力回路 ９，３１，５２ 第１の検出回路 １２，３４ 加算器 １４，３６，６１ 第２のデータ出力回路 ２４ 第１の信号検出回路 ４６ 第１の切換信号検出回路 ５７ 第１の加算器 ６４ 第２の加算器 ６６ 第３のデータ出力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西野 正一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 （ｎ＋１）ビット（ｎ＝正の整数）の２
   の補数データ（Ｘ_n，Ｘ_n-1，・・，Ｘ₀）を入力とし、
   前記２の補数データが入力された時に（ｎ＋１）ビット
   目のデータ（Ｘ_n）の論理が０の時は前記２の補数デー
   タの内（ｎ＋１）ビット目のデータを除いたデータ（Ｘ
   _n-1，・・・，Ｘ₀）をそのままデータ（Ｘ_p-1，・・
   ・，Ｘ₀：ｐ＝正の整数）として出力し前記（ｎ＋１）
   ビット目のデータ（Ｘ_n）の論理が１の時は前記２の補
   数データの内（ｎ＋１）ビット目のデータを除いたデー
   タ（Ｘ_n-1，・・・，Ｘ₀）を反転させてデータ
   （Ｘ_p-1，・・・，Ｘ₀）として出力する第１のデータ出
   力回路と、前記（ｎ＋１）ビット目のデータ（Ｘ_n）が
   論理１でかつ前記第１のデータ出力回路からの出力デー
   タ（Ｘ_{p -1}，・・，Ｘ_m，Ｘ_m-1，・・，Ｘ₀：ｍ＝正の整
   数）で（ｍ−１）ビット目から１ビット目のデータ（Ｘ
   _m-2，Ｘ_m-3，・・・，Ｘ₀）の全ての論理が１を検出し
   た時に論理１またはｍビットのデータ（Ｘ_m-1）が論理
   １の時に論理１を出力しそれ以外の場合は論理０を出力
   する第１の検出回路と、前記（ｎ＋１）ビット目のデー
   タ（Ｘ_n）と前記第１のデータ出力回路から出力された
   ｐビット目から（ｍ＋１）ビット目のデータ（Ｘ_p-1，
   ・・，Ｘ_m）から構成されたデータ（Ｘ_n，Ｘ_p-1，・・
   ・，Ｘ_m）に前記第１の検出回路の出力信号を加算する
   加算器を備えたことを特徴とするディジタル信号処理回
   路。
2. 【請求項２】 加算器がオーバーフローした場合に（ｎ
   ＋１）ビット目のデータ（Ｘ_n）によってリミッタをか
   ける第２のデータ出力回路を有することを特徴とする請
   求項１記載のディジタル信号処理回路。
3. 【請求項３】 （ｎ＋１）ビット（ｎ＝正の整数）の２
   の補数データ（Ｘ_n，Ｘ_n-1，・・・，Ｘ₀）を入力また
   任意のデータの絶対値化を制御する制御信号を入力と
   し、前記２の補数データが入力された時の（ｎ＋１）ビ
   ット目のデータ（Ｘ_n）と前記制御信号から任意のデー
   タの絶対値化を行うか否かを切り換え絶対値化を行う場
   合は前記（ｎ＋１）ビット目のデータ（Ｘ_n）をそのま
   ま切り換え信号として出力し、絶対値化を行わない場合
   は前記制御信号から強制的に論理０を切り換え信号とし
   て出力する第１の切換信号検出回路と、前記第１の切換
   信号検出回路の切り換え信号の論理が０の時は前記２の
   補数データの内（ｎ＋１）ビット目のデータを除いたデ
   ータ（Ｘ_n-1，・・・，Ｘ₀）をそのままデータ
   （Ｘ_{p- 1}，・・・，Ｘ₀：ｐ＝正の整数）として出力し前
   記切り換え信号の論理が１の時は前記２の補数データの
   内（ｎ＋１）ビット目のデータを除いたデータ
   （Ｘ_n-1，・・・，Ｘ₀）を反転させてデータ（Ｘ_p-1，
   ・・・，Ｘ₀）として出力する第１のデータ出力回路
   と、前記（ｎ＋１）ビット目のデータ（Ｘ_n）が論理１
   でかつ前記第１のデータ出力回路からの出力データ（Ｘ
   _p-1，・・，Ｘ_m，Ｘ_m-1，・・，Ｘ₀：ｍ＝正の整数）で
   （ｍ−１）ビット目から１ビット目のデータ（Ｘ_m-2，
   Ｘ_m-3，・・・，Ｘ₀）の全ての論理が１を検出した時に
   論理１またはｍビットのデータ（Ｘ_m-1）が論理１の時
   に論理１を出力しそれ以外の場合は論理０を出力する第
   １の検出回路と、前記（ｎ＋１）ビット目のデータ（Ｘ
   _n）と前記第１のデータ出力回路から出力されたｐビッ
   ト目から（ｍ＋１）ビット目のデータ（Ｘ_p-1，・・，
   Ｘ_m）から構成されたデータ（Ｘ_n，Ｘ_p-1，・・・，
   Ｘ_m）に前記第１の検出回路の出力信号を加算する加算
   器を備えたことを特徴とするディジタル信号処理回路。
4. 【請求項４】 加算器がオーバーフローした場合に前記
   （ｎ＋１）ビット目のデータ（Ｘ_n）によってリミッタ
   をかける第２のデータ出力回路を有することを特徴とす
   る請求項３記載のディジタル信号処理回路。
5. 【請求項５】 （ｎ＋１）ビット（ｎ＝正の整数）の２
   の補数データ（Ｘ_n，Ｘ_n-1，・・・，Ｘ₀）を入力また
   任意のデータの絶対値化および四捨五入のビット位置を
   可変する制御信号を入力とし、前記２の補数データが入
   力された時の（ｎ＋１）ビット目のデータ（Ｘ_n）と前
   記制御信号から任意のデータの絶対値化を行うか否かを
   切り換え絶対値を行う場合は前記（ｎ＋１）ビット目の
   データ（Ｘ_n）をそのまま切り換え信号として出力し、
   絶対値化を行わない場合は前記制御信号から強制的に論
   理０を切り換え信号として出力する第１の切換信号検出
   回路と、前記第１の切換信号検出回路の切り換え信号の
   論理が０の時は前記２の補数データの内（ｎ＋１）ビッ
   ト目のデータを除いたデータ（Ｘ_n-1，・・・，Ｘ₀）を
   そのままデータ（Ｘ_p-1，・・・，Ｘ₀：ｐ＝正の整数）
   として出力し前記切り換え信号の論理が１の時は前記２
   の補数データの内（ｎ＋１）ビット目のデータを除いた
   データ（Ｘ_n-1，・・・，Ｘ₀）を反転させてデータ（Ｘ
   _p-1，・・・，Ｘ₀）として出力する第１のデータ出力回
   路と、前記（ｎ＋１）ビット目のデータ（Ｘ_n）が論理
   １でかつ前記第１のデータ出力回路からの出力データ
   （Ｘ_p-1，・・，Ｘ_m，Ｘ_m-1，・・，Ｘ₀：ｍ＝正の整
   数）で（ｍ−１）ビット目から１ビット目のデータ（Ｘ
   _m-2，Ｘ_m-3，・・・，Ｘ₀）の全ての論理が１を検出し
   た時に論理１またはｍビットのデータ（Ｘ_m-1）が論理
   １の時に論理１を出力しそれ以外の場合は論理０を出力
   する第１の検出回路と、前記制御信号が論理１の場合に
   前記第１のデータ出力回路からの信号の内（ｍ＋１）ビ
   ット目のデータ（Ｘ _m）を有効にし前記制御信号が論理
   ０の時は論理０を出力する第１の選択信号検出回路と、
   前記第１の検出回路の出力信号と前記第１の選択信号検
   出回路の出力信号を加算する第１の加算器と、前記制御
   信号が論理１の場合に第１の加算器の出力信号を有効に
   しｍビット目のデータ（Ｘ_m）として出力する第２のデ
   ータ出力回路と、前記制御信号の論理が０かまたは前記
   第１の検出回路の出力信号の論理が１の場合に前記第１
   の選択信号検出回路の出力信号を有効にする第２の検出
   回路と、前記（ｎ＋１）ビット目のデータ（Ｘ_n）と前
   記第１のデータ出力回路から出力されたｐビット目から
   （ｍ＋２）ビット目のデータ（Ｘ_p-1，・・，Ｘ_{m +1}）か
   ら構成されたデータ（Ｘ_n，Ｘ_p-1，・・・，Ｘ_m+1）に
   前記第２の検出回路の検出信号を加算する第２の加算器
   と、前記の第２の加算器の出力データと前記第２のデー
   タ出力回路のデータ（Ｘ_m）からデータ（Ｘ_n，Ｘ_p-1，
   Ｘ_p-2，・・・，Ｘ_m）として出力する第３のデータ出力
   回路を備えたことを特徴とするディジタル信号処理回
   路。
6. 【請求項６】 第２の加算器がオーバーフローした場合
   に（ｎ＋１）ビット目のデータ（Ｘ_n）によってリミッ
   タをかける第３のデータ出力回路を有することを特徴と
   する請求項５記載のディジタル信号処理回路。