JPH05303606A - 論理シミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 無駄なトレース処理の実行を排除してシミュ
レーション速度の向上を図ることを目的とする。 【構成】 論理モデル中の各信号の値とこれら信号の値
のトレース指定の有無を示すフラグとトレース開始条件
値指定の有無を示すフラグを記憶する値表メモリ２と、
イベント発生信号から接続先の信号の値を求める演算処
理部３と、イベント発生検出用の比較器４と、フラグの
状態をチェックするフラグチェック回路５と、トレース
開始条件値を保持するラッチ６と、ラッチ６に保持され
たトレース開始条件値とトレース開始条件値指定された
信号の値とを比較してトレース開始条件成立の判定を行
う比較器７と、トレース開始条件の成立後、トレース指
定された信号にイベントが発生した場合、演算処理部３
で求めた信号の値についてトレース処理を行うトレース
処理部１０とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】例えばＡＳＩＣの論理設計などで
用いられる論理シミュレータに係り、特にイベント・ド
リブン方式の論理シミュレータに関する。

【０００２】

【従来の技術】従来から、大規模な論理装置のシミュレ
ーションを行うものとしてイベント・ドリブン方式の論
理シミュレータが知られている。このイベント・ドリブ
ン方式とは、シミュレーション対象回路の入力端子、論
理ゲート、フリップフロップ、レジスタ、インバータな
どの機能素子あるいは複数の機能素子の組み合わせから
なる機能ブロックの入出力端子間を接続する配線上の信
号値の変化をイベントとしてとらえ、この変化した信号
を接続先の機能素子あるいは機能ブロックに伝搬するこ
とによってシミュレーションを進めて行く方式である。

【０００３】このような論理シミュレータでは、トレー
ス処理を行いたい論理モデル中の信号を予め指定してお
き、シミュレーションの実行中にこの指定された信号の
値に変化があると（イベントが発生すると）、その信号
の値をトレース情報としてシミュレーション結果ファイ
ルに蓄積したり、ディスプレイに表示していた。

【０００４】しかしながら、シミュレーション結果の検
証においては、必ずしもすべてのトレース情報を必要と
はしない。例えば、ＣＰＵのようなチップのシミュレー
ションでは、ある特定の命令を受け付けてから以降の動
作のみを検証の対象とする場合が多い。このように特定
の状態あるいは時刻からのシミュレーション結果の検証
を行いたい場合、それまでのトレース処理はすべて無駄
なものになってしまう。こうしたトレース処理の無駄は
論理装置の大規模化が進むにつれて今後益々深刻な問題
となって行くことが予想され、その対策が強く望まれて
いる。

【０００５】

【発明が解決しようとする課題】このように従来の論理
シミュレータでは、検証したい機能部分が限られている
場合でも、トレース指定された信号についてはその値が
変化する度に例外なくトレース処理を行っている。この
ため、多くの無駄なトレース処理に時間を費やしてしま
うと共に、無駄なトレース処理結果にファイル容量が奪
われてしまう等の問題があった。

【０００６】本発明はこのような課題を解決するための
もので、シミュレーション結果を解析する立場から無意
味なトレース処理の実行を規制して、シミュレーション
速度の向上を図ることのできる論理シミュレータの提供
を目的としている。

【０００７】

【課題を解決するための手段】本発明の論理シミュレー
タは上記した目的を達成するために、イベント・ドリブ
ン方式で論理モデルのシミュレーションを行う論理シミ
ュレータにおいて、論理モデル中の各信号の値と、これ
ら信号の値のトレース指定の有無を示す第１の情報およ
びトレース開始条件値指定の有無を示す第２の情報とを
記憶する記憶手段と、イベント発生信号を基に論理モデ
ル中の接続先の信号の値を求める演算手段と、演算手段
で求めた信号の値と記憶手段に記憶された演算前の信号
の値とを比較してイベント発生の検出を行うイベント検
出手段と、記憶手段に記憶された第１および第２の情報
を基に、演算手段で求めた信号の値についてのトレース
指定の有無およびトレース開始条件値指定の有無を判定
する判定手段と、予め設定されたトレース開始条件値を
保持する条件値保持手段と、判定手段により演算手段で
求めた信号の値がトレース開始条件値指定されたもので
あることが判定されると同時に、イベント検出手段にて
イベント発生が検出された場合、演算手段で求めた信号
の値と条件値保持手段に保持されたトレース開始条件値
とを比較してトレース開始条件成立の可否を判定する手
段と、トレース開始条件の成立後、判定手段により演算
手段で求めた信号の値がトレース指定されたものである
ことが判定されると同時に、イベント検出手段にてイベ
ント発生が検出された場合、演算手段で求めた信号の値
についてトレース処理を行う手段とを具備している。

【０００８】

【作用】本発明の論理シミュレータでは、まず演算手段
にて接続先の信号の値を求め、続いて記憶手段から当該
接続先の信号の演算前の値と共にこれに対応付けられた
第１および第２の情報を読み出す。次にイベント検出手
段は、演算手段で求めた信号の値と記憶手段より読み出
された演算前の信号の値とを比較してイベント発生の検
出を行う。一方、判定手段は、記憶手段より読み出され
た第１および第２の情報から、演算手段で求めた信号の
値についてのトレース指定の有無およびトレース開始条
件値指定の有無を判断する。ここで判定手段により演算
手段で求めた信号の値がトレース開始条件値指定された
ものであることが判定されると同時に、イベント検出手
段にてイベント発生が検出された場合は、演算手段で求
めた信号の値と条件値保持手段に保持されたトレース開
始条件値との比較によるトレース開始条件成立の可否判
定を行う。トレース開始条件の成立後は、判定手段によ
り演算手段で求めた信号の値がトレース指定されたもの
であることが判定されると同時に、イベント検出手段に
てイベント発生が検出された場合は、演算手段で求めた
信号の値についてトレース処理を行う。

【０００９】したがって、本発明によれば、イベント発
生信号の値が特定の値（トレース開始条件値）に変化し
てから以降の信号についてのみトレース処理を行うこと
が可能になり、無駄なトレース処理の排除によってシミ
ュレーションの高速化およびトレース情報を保存するフ
ァイルの小容量化等を図ることができる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照しなから
説明する。

【００１１】図１は本発明に係る一実施例の論理シミュ
レータのシステム構成を示すブロック図である。同図に
示すように、この論理シミュレータは、ホストコンピュ
ータＡと、ホストコンピュータＡより転送された論理モ
デルデータ、テストデータ、および各種のシミュレーシ
ョン実行コマンドに基づいて論理モデルのシミュレーシ
ョンを実行する論理シミュレータＢとからなっている。

【００１２】また図２は論理シミュレータＢの構成を説
明するためのブロック図である。

【００１３】同図において、１は論理モデルを構成する
機能素子（または機能ブロック）のデータや接続テーブ
ルを記憶するモデルデータメモリである。

【００１４】２は論理モデル中の各信号の値と各種トレ
ースフラグとをそれぞれ対応付けて記憶する値表メモリ
である。すなわち、この値表メモリ２は、図３に示すよ
うに、トレースフラグ領域２ａと信号値領域２ｂとから
なっている。トレースフラグ領域２ａには、１ユーザ時
刻内（ひとつのテストデータの入力によるシミュレーシ
ョン期間）にトレースバッファメモリ９に一度値表メモ
リアドレスを登録した信号であるか否かを示すトレース
検出有無フラグＦ１、トレース指定された信号であるか
否かを示すトレース指定有無フラグＦ２、トレース開始
条件値が指定された信号であるか否かを示すトレース開
始条件値指定有無フラグＦ３がそれぞれ記憶される。な
お、トレース指定有無フラグＦ２およびトレース開始条
件値指定有無フラグＦ３はホストコンピュータＡを通し
てユーザにより任意に設定される。 ３はモデルデータ
メモリ１に記憶されたモデルデータおよび値表メモリ２
に記憶された信号の値を用いて、イベント発生信号が伝
搬する機能素子（または機能ブロック）の出力信号の値
を接続先の信号の値として求める演算処理部である。
４は演算処理部３で求めた信号の値と値表メモリ２に記
憶された演算前の信号の値とを比較してイベントの発生
を検出する第１の比較器である。この第１の比較器４は
イベントの発生を検出すると“Ｈ”レベルのイベント検
出信号ａを出力する。

【００１５】５はイベント発生検出のため値表メモリ２
より読み出された信号の値と対応付けられた各トレース
フラグＦ１、Ｆ２、Ｆ３の状態をチェックするフラグチ
ェック回路である。すなわち、このフラグチェック回路
５はトレース検出有無フラグＦ１が“未検出”、トレー
ス開始条件値指定有無フラグＦ３が“指定有り”の状態
にセットされている場合に“Ｈ”レベルのトレース開始
条件値指定検出信号ｂを出力する。また、フラグチェッ
ク回路５はトレース検出有無フラグＦ１が“検出済
み”、トレース指定有無フラグＦ２が“指定有り”の状
態にそれぞれセットされている場合に“Ｈ”レベルのト
レース指定検出信号ｃを出力する。

【００１６】６はトレース開始条件値として設定された
任意の値を保持するラッチである。７はラッチ６に保持
されたトレース開始条件値とトレース開始条件値指定さ
れた信号の値とを比較してトレース開始条件成立の判定
を行う第２の比較器である。この第２の比較器７はトレ
ース開始条件成立を判断すると“Ｈ”レベルのトレース
開始条件成立信号ｄを出力する。

【００１７】８はフラグチェック回路５より出力された
トレース開始条件値指定検出信号ｂおよびトレース指定
検出信号ｃと、第１の比較器４および第２の比較器７よ
り出力されたイベント検出信号ａおよびトレース開始条
件成立信号ｄとに基づき、トレース処理起動信号ｅを生
成する組合せ論理回路である。この組合せ論理回路８
は、トレース開始条件値指定検出信号ｂとイベント検出
信号ａとの論理積をとる第１のＡＮＤ回路８ａと、トレ
ース指定検出信号ｃ、イベント検出信号ａおよびトレー
ス開始条件成立信号ｄの論理積をとる第２のＡＮＤ回路
８ｂと、第１のＡＮＤ回路８ａおよび第２のＡＮＤ回路
８ｂのそれぞれの出力の論理和をとるＯＲ回路８ｃとか
ら構成される。

【００１８】９はトレース開始条件値指定された信号の
値またはトレース指定された信号の値が格納された値表
メモリ２上のアドレスが登録されるトレースバッファメ
モリである。

【００１９】１０はトレース指定された信号の値につい
てトレース処理を行うトレース処理部である。このトレ
ース処理部１０の構成については後で詳しく説明する。

【００２０】１１は演算処理部３より出力された値表メ
モリアドレスまたはトレースバッファメモリ９より読み
出された値表メモリアドレスのいずかを選択して値表メ
モリ２のアドレス入力端子に送出するセレクタである。

【００２１】次に図４を用いてトレース処理部１０の構
成を説明する。

【００２２】同図において、１０１はトレース開始条件
値指定された信号の値またはトレース指定された信号の
値を格納した値表メモリ２上のアドレスをトレースバッ
ファメモリ９に書き込む制御を行うトレース前処理制御
部である。

【００２３】１０２はトレースバッファメモリ９からの
値表メモリアドレスの読み出しおよびこのアドレスに基
づく値表メモリ２からの信号の値の読み出しを制御する
トレース後処理制御部である。

【００２４】１０３は値表メモリアドレスをトレースバ
ッファメモリ９に書き込む際に必要なライトアドレス
（トレースバッファメモリ９のライトアドレス）を生成
するアドレス生成部である。このアドレス生成部１０３
はセレクタ１０３ａ、１０３ｂとアダー１０３ｃとから
構成されている。

【００２５】１０４はアドレス生成部１０３により生成
されたトレースバッファメモリ９のライトアドレスを一
時的に保持するアドレスレジスタである。

【００２６】１０５はトレース開始条件の成立後、１ユ
ーザ時刻内で値表メモリアドレスを格納したトレースバ
ッファメモリ９上の最終アドレスを保持するラッチであ
る。１０６はアドレスレジスタ１０４に保持されたライ
トアドレスとラッチ１０５に保持された最終アドレスと
を比較する比較器である。この比較器１０６にて各アド
レスが一致した場合、トレース後処理の終了を指示する
信号ｆをトレース後処理制御部１０２に送出する。

【００２７】１０７は１ユーザ時刻内でイベントの伝搬
が無くなったこと（イベント情報を格納するメモリが空
になったこと）を示す信号ｇを入力したとき、トレース
後処理制御部１０２に起動信号ｈを出力するＡＮＤ回路
である。

【００２８】次に本実施例の論理シミュレータの動作を
説明する。

【００２９】演算処理部３はイベント発生信号を入力す
ると、モデルデータメモリ１に格納されたモデルデータ
と値表メモリ２に格納された信号の値から当該イベント
発生信号が伝搬する機能素子（または機能ブロック）の
出力信号の値を接続先の信号の値として求め、この信号
の値を第１の比較器４の一方の入力端子に入力する。続
いて演算処理部３は、接続テーブルを参照して当該接続
先の信号の演算前の値を格納した値表メモリ２上のアド
レスを求め、値表メモリ２より該当する信号の値とこれ
に対応付けられた各トレースフラグＦ１、Ｆ２、Ｆ３を
読み出す。こうして読み出された信号の値は第１の比較
器４の他方の入力端子に入力される。また各トレースフ
ラグＦ１、Ｆ２、Ｆ３はフラグチェック回路５に入力さ
れる。第１の比較器４は、演算処理部３で求めた信号の
値と値表メモリ２より読み出された演算前の信号の値と
を比較してイベント発生の検出を行う。この結果、各値
が不一致の場合はイベントが発生したものとして、第１
の比較器４から組合せ論理回路８内の各ＡＮＤ回路８
ａ、８ｂに“Ｈ”レベルのイベント検出信号ａが送られ
る。

【００３０】一方、フラグチェック回路５は、トレース
開始条件値指定有無フラグＦ３が“指定有り”の状態に
セットされ、かつトレース検出有無フラグＦ１が“未検
出”の状態にセットされていることを判断すると“Ｈ”
レベルのトレース開始条件値指定検出信号ｂを第１のＡ
ＮＤ回路８ａに入力する。またフラグチェック回路５
は、トレース指定有無フラグＦ２が“指定有り”の状態
にセットされ、かつトレース検出有無フラグＦ１が“検
出済み”の状態にセットされていることを判断すると
“Ｈ”レベルのトレース指定検出信号ｃを第２のＡＮＤ
回路８ｂに入力する。 ここで、トレース開始条件成立
前の状態において、第１の比較器４よりイベント検出信
号ａが出力され、かつフラグチェック回路５よりトレー
ス開始条件値指定検出信号ｂが出力された場合を想定す
る。この場合、組合せ論理回路８内の第１のＡＮＤ回路
８ａの出力信号が“Ｈ”レベルとなり、ＯＲ回路８ｃを
通じてこの信号はトレース前処理の起動信号ｅとしてト
レース処理部１０に出力される。 トレース前処理制御
部１０１はこの起動信号ｅを入力すると、アドレス生成
部１０３を制御して値表メモリアドレスを書き込むべき
トレースバッファメモリ９のライトアドレスを生成す
る。そしてトレース前処理制御部１０１は生成したライ
トアドレスをアドレスレジスタ１０４を介してトレース
バッファメモリ９のアドレス入力端子に入力する。これ
によりトレースバッファメモリ９に、トレース開始条件
値指定された信号の値を格納した値表メモリ２のアドレ
スが格納される。またこのとき、値表メモリ２上の該当
するトレース検出有無フラグＦ１を“検出済み”の状態
に更新する。これにより、トレースバッファメモリ９へ
の同一データの書き込みを防止する。

【００３１】こうしてトレース開始条件値指定された信
号についてイベントが発生するごとに、値表メモリアド
レスがトレースバッファメモリ９に順次書き込まれる。

【００３２】この後、１ユーザ時刻内でイベントの伝搬
が無くなると、ＡＮＤ回路１０７を通じてトレース後処
理制御部１０２に起動信号ｈが入力される。これにより
トレース後処理制御部１０２はトレースバッファメモリ
９の先頭アドレスから順次値表メモリアドレスを読み出
し、この値表メモリアドレスを基に値表メモリ２から該
当する信号の値を読み出す。

【００３３】値表メモリ２より読み出された信号の値
は、第２の比較器７にてラッチ６に保持されたトレース
開始条件値と比較される。この結果、各値が一致した場
合はトレース開始条件の成立を判断し、“Ｈ”レベルの
トレース開始条件成立信号ｄを組合せ論理回路８内の第
２のＡＮＤ回路８ｂに出力する。

【００３４】こうしてトレース開始条件が成立した後
は、トレース指定された信号についてイベントが発生す
るごとにトレース処理を実行し、ユーザ時刻の最後でそ
のトレース処理の結果をホストコンピュータＡに転送す
る。

【００３５】すなわち、イベント検出信号ａ、トレース
指定検出信号ｃおよびトレース開始条件成立信号ｄがそ
れぞれ“Ｈ”レベルになることで第２のＡＮＤ回路８ｂ
の出力信号は“Ｈ”レベルになり、ＯＲ回路８ｃを通じ
てこの信号はトレース前処理の起動信号ｅとしてトレー
ス処理部１０に送られる。

【００３６】トレース前処理制御部１０１はこの起動信
号ｅを入力すると、アドレス生成部１０３を制御して値
表メモリアドレスを書き込むべきトレースバッファメモ
リ９のライトアドレスを生成する。そしてトレース前処
理制御部１０１は生成したアドレスをアドレスレジスタ
１０４を通じてトレースバッファメモリ９のアドレス入
力端子に入力する。この際、１ユーザ時刻内で最後に生
成されたトレースバッファメモリ９のライトアドレスが
ラッチ１０５に保持される。

【００３７】この後、１ユーザ時刻内でイベントの伝搬
が無くなると、トレース後処理制御部１０２が起動され
る。トレース後処理制御部１０２は、トレースバッファ
メモリ９に格納された値表メモリアドレスを基に値表メ
モリ２から信号の値を読み出し、これをトレース情報と
してホストコンピュータＡに転送する。この際、値表メ
モリ２内の当該信号の値に対応するトレース検出有無フ
ラグＦ１を“未検出”の状態に更新する。

【００３８】この後、アドレスレジスタ１０４に保持さ
れた現在のアドレスとラッチ１０５に保持された最終ア
ドレスとが一致したことが比較器１０６にて検出される
と、この最終アドレスによる値表メモリ２からの信号の
値の読み出しおよびホストコンピュータＡへのトレース
情報転送を終えた後、トレース後処理制御部１０２によ
るトレース処理は終了する。

【００３９】このように本実施例の論理シミュレータで
は、トレース開始条件値指定された信号についてイベン
トが発生すると、この信号の値と予め設定されたトレー
ス開始条件値とを比較してトレース開始条件の成立の可
否を判定する。この結果、トレース開始条件が成立すれ
ば、以降、トレース指定された信号についてイベントが
発生するごとにこの信号の値をトレース情報として処理
する。したがって、この論理シミュレータによれば、イ
ベント発生信号の値が特定の値（トレース開始条件値）
に変化してから以降の信号についてのみトレース処理を
行うことが可能になり、無駄なトレース処理の排除によ
ってシミュレーションの高速化およびトレース情報を保
存するファイルの小容量化等を図ることができる。

【００４０】次に本発明の他の実施例を説明する。

【００４１】図５は本実施例の論理シミュレータの構成
を示すブロック図である。

【００４２】同図において、２１はモデルデータメモ
リ、２２は値表メモリ、２３は演算処理部、２４はイベ
ント検出用の第１の比較器である。これらの構成につい
ては図２と同じであるため詳細な説明は省略する。

【００４３】２５はフラグチェック回路である。このフ
ラグチェック回路２５はトレース検出有無フラグＦ１が
“未検出”で、トレース指定有無フラグＦ２およびトレ
ース開始条件値指定有無フラグＦ３がそれぞれ“指定有
り”の状態にセットされている場合に“Ｈ”レベルのト
レース有効信号ｉを出力する。

【００４４】２６はトレース開始条件値として設定され
た任意の値を保持するラッチである。 ２７はイベント
発生が検出された信号の値（イベント値）とラッチ２６
に保持されたトレース開始条件値とを比較してトレース
開始条件の成立の可否を判定する第２の比較器である。

【００４５】２８は第２の比較器２７にて各値が一致し
た場合に“１”の値をトレース開始条件成立信号ｊとし
てクリア信号が入力されるまでの間保持するレジスタで
ある。 ２９はレジスタ２８に保持すべき信号の値を選
択するためのセレクタである。すなわち、第２の比較器
２７にて各値が一致した場合はセレクタ２９にて“１”
の値が選択され、不一致の場合は現在レジスタ２８に保
持されている“１”か“０”の値が選択される。したが
って、レジスタ２８に“１”の値が既に保持されている
場合、その後第２の比較器２７にて各値の不一致が検出
されても、レジスタ２８に保持された値はクリア信号が
入力されるまで“１”に固定される。

【００４６】３０は第１の比較器２４より出力されたイ
ベント検出信号ｈ、フラグチェック回路２５より出力さ
れたトレース有効信号ｉ、およびレジスタ２８より出力
されたトレース開始条件成立信号ｊの論理積をとるＡＮ
Ｄ回路である。

【００４７】３１はトレース情報としての信号の値を格
納した値表メモリ２２上のアドレスが登録されるトレー
スバッファメモリである。

【００４８】３２はＡＮＤ回路３０より入力したトレー
ス処理起動信号ｋに基づきトレース処理を行うトレース
処理部である。

【００４９】３３は演算処理部２３より出力された値表
メモリアドレスまたはトレースバッファメモリ３１より
読み出された値表メモリアドレスのいずかを選択して値
表メモリ２２のアドレス入力端子に送出するセレクタで
ある。

【００５０】次にこの論理シミュレータの動作を説明す
る。

【００５１】演算処理部２３はイベント発生信号を入力
すると、モデルデータメモリ２１に格納されたモデルデ
ータと値表メモリ２２に格納された信号の値から接続先
の信号の値を求め、この信号の値を第１の比較器２４の
一方の入力端子に入力する。続いて演算処理部２３は、
接続テーブルを参照して当該接続先の信号の演算前の値
を格納した値表メモリ２２上のアドレスを調べ、このア
ドレスを基に値表メモリ２２より該当する信号の値とこ
れに対応付けられた各トレースフラグＦ１、Ｆ２、Ｆ３
を読み出す。こうして読み出された信号の値は第１の比
較器２４の他方の入力端子に入力される。また各トレー
スフラグＦ１、Ｆ２、Ｆ３はフラグチェック回路２５に
入力される。

【００５２】第１の比較器２４では、演算処理部２３で
求めた信号の値と値表メモリ２２より読み出された演算
前の信号の値とを比較し、各値が不一致の場合はイベン
トが発生したものとして“Ｈ”レベルのイベント検出信
号ｈをＡＮＤ回路３０の入力端子に入力する。また、イ
ベントが発生することにより、値表メモリ２２上の信号
の値は演算処理部２３で求めた信号の値に更新され、更
新後の信号の値（イベント値）は第２の比較器２７に入
力される。

【００５３】またフラグチェック回路２５において、ト
レース検出有無フラグＦ１が“未検出”で、トレース指
定有無フラグＦ２およびトレース開始条件値指定有無フ
ラグＦ３がそれぞれ“指定有り”の状態にセットされて
いることが判断された場合、フラグチェック回路２５か
ら“Ｈ”レベルのトレース有効信号ｉがＡＮＤ回路３０
の入力端子に入力される。

【００５４】さらに第２の比較器２７では、ラッチ２６
に保持されたトレース開始条件値とイベント値との比較
が行われる。この結果、各値が一致した場合、セレクタ
２９を通してレジスタ２８に“１”の値がセットされ、
この結果、ＡＮＤ回路３０の入力端子に“Ｈ”レベルの
トレース開始条件成立信号ｊが入力される。以降このレ
ジスタ２８にセットされた値はクリア信号が入力される
まで保持される。

【００５５】ＡＮＤ回路３０は入力したイベント検出信
号ｈ、トレース有効信号ｉおよびトレース開始条件成立
信号ｊの論理積をとり、この結果、“Ｈ”の信号が得ら
れた場合、これをトレース処理起動信号ｋとしてトレー
ス処理部３２に入力する。

【００５６】トレース処理部３２はトレース処理起動信
号ｋを入力すると、演算処理部２３で求めた信号の値が
格納された値表メモリ２２上のアドレスをトレースバッ
ファメモリ３１に登録する。この際、値表メモリ２２内
の当該信号の値に対応するトレース検出有無フラグＦ１
を“検出済み”の状態に更新する。

【００５７】以降、トレース処理部３２は、１ユーザ時
刻内でトレース指定およびトレース開始条件値指定され
た信号についてイベントが発生するごとに、この信号の
値が格納された値表メモリ２２上のアドレスをトレース
バッファメモリ３１に登録して行く。

【００５８】そして１ユーザ時刻内でイベントの伝搬が
無くなると、トレース処理部３２はトレースバッファメ
モリ３１に格納された値表メモリアドレスを基に値表メ
モリ２１から信号の値を読み出し、これをトレース情報
としてホストコンピュータＡに転送する。この際、値表
メモリ２２内の当該信号の値に対応するトレース検出有
無フラグＦ１を“未検出”の状態に更新する。

【００５９】かくしてこの実施例の論理シミュレータに
よれば、イベント値が特定の値（トレース開始条件値）
に変化したときからトレース処理を開始することがで
き、無駄なトレース処理の排除によるシミュレーション
速度の向上およびトレース情報を保存するファイルの小
容量化等を図ることができる。次に本発明のさらに他の
実施例を説明する。

【００６０】図６は本実施例の論理シミュレータの構成
を説明するためのブロック図である。 同図において、
４１はモデルデータメモリ、４２は値表メモリである。
この値表メモリ４２は、図７に示すように、トレースフ
ラグ領域４２ａと信号値領域４２ｂとからなっている。
トレースフラグ領域４２ａには、１ユーザ時刻内にトレ
ースバッファメモリ５０に一度値表メモリアドレスを登
録した信号であるか否かを示すトレース検出有無フラグ
Ｆ１、トレース指定された信号であるか否かを示すトレ
ース指定有無フラグＦ２、トレース開始時刻が指定され
た信号であるか否かを示すトレース開始時刻指定有無フ
ラグＦ３がそれぞれ記憶される。なお、ここで、トレー
ス指定有無フラグＦ２およびトレース開始時刻指定有無
フラグＦ３はホストコンピュータＡを通してユーザによ
り任意に設定される。

【００６１】４３は演算処理部、４４はイベント検出用
の第１の比較器である。

【００６２】４５はフラグチェック回路である。このフ
ラグチェック回路４５はトレース検出有無フラグＦ１が
“未検出”で、トレース指定有無フラグＦ２およびトレ
ース開始時刻指定有無フラグＦ３がそれぞれ“指定有
り”の状態にセットされている場合だけ“Ｈ”レベルの
トレース有効信号ｌを出力する。

【００６３】４６は予め設定されたトレース開始時刻を
保持する第１のレジスタである。

【００６４】４７は現在のシミュレーション時刻を保持
する第２のレジスタである。

【００６５】４８は第１のレジスタ４６に保持されたト
レース開始時刻と第２のレジスタ４７に保持された現在
のシミュレーション時刻とを比較する第２の比較器であ
る。この第２の比較器４８は現在のシミュレーション時
刻がトレース開始時刻と等しくなったとき、並びに現在
のシミュレーション時刻がトレース開始時刻を越えたと
き、トレース開始時刻成立信号ｍを出力する。

【００６６】４９は第１の比較器４４より出力されたイ
ベント検出信号ｎ、フラグチェック回路４５より出力さ
れたトレース有効信号ｌ、および第２の比較器４８より
出力されたトレース開始時刻成立信号ｍの論理積をとる
ＡＮＤ回路である。

【００６７】５０はトレース情報としての信号の値を格
納した値表メモリ４２上のアドレスが登録されるトレー
スバッファメモリである。

【００６８】５１はＡＮＤ回路４９より入力したトレー
ス処理起動信号ｏに基づきトレース処理を行うトレース
処理部である。

【００６９】５２は演算処理部４３より出力された値表
メモリアドレスまたはトレースバッファメモリ５０より
読み出された値表メモリアドレスのいずかを選択して値
表メモリ４２のアドレス入力端子に送出するセレクタで
ある。

【００７０】次にこの実施例の論理シミュレータの動作
を説明する。

【００７１】演算処理部４３はイベント発生信号を入力
すると、モデルデータメモリ４１に格納されたモデルデ
ータと値表メモリ４２に格納された信号の値から接続先
の信号の値を求め、この信号の値を第１の比較器４４の
一方の入力端子に入力する。続いて演算処理部４３は、
接続テーブルを参照して当該接続先の信号の演算前の値
を格納した値表メモリ４２上のアドレスを求め、値表メ
モリ４２より該当する信号の値とこれに対応付けられた
各トレースフラグＦ１、Ｆ２、Ｆ３を読み出す。こうし
て読み出された信号の値は第１の比較器４４の他方の入
力端子に入力される。また各トレースフラグＦ１、Ｆ
２、Ｆ３はフラグチェック回路４５に入力される。

【００７２】第１の比較器４４は、演算処理部４３で求
めた信号の値と値表メモリ４２より読み出された演算前
の信号の値とを比較し、各値が不一致の場合はイベント
が発生したものとして“Ｈ”レベルのイベント検出信号
ｎをＡＮＤ回路４９の入力端子に入力する。

【００７３】またフラグチェック回路４５は、トレース
検出有無フラグＦ１が“未検出”、トレース指定有無フ
ラグＦ２およびトレース開始時刻指定有無フラグＦ３が
それぞれ“指定有り”の状態にセットされていることを
判断すると、“Ｈ”レベルのトレース有効信号ｌをＡＮ
Ｄ回路４９の入力端子に入力する。

【００７４】一方、第２の比較器４８は、第１のレジス
タ４６に保持されたトレース開始時刻と第２のレジスタ
４７に保持された現在のシミュレーション時刻とを常に
比較している。そして、シミュレーション時刻がトレー
ス開始時刻と等しくなったとき、並びにシミュレーショ
ン時刻がトレース開始時刻を越えたとき、“Ｈ”レベル
のトレース開始時刻成立信号ｍをＡＮＤ回路４９の入力
端子に入力する。

【００７５】ＡＮＤ回路４９は、入力したイベント検出
信号ｎとトレース有効信号ｌとトレース開始時刻成立信
号ｍとの論理積をとり、この結果“Ｈ”の信号が得られ
た場合、この信号をトレース処理起動信号ｏとしてトレ
ース処理部５１に入力する。トレース処理部５１はトレ
ース処理起動信号ｏを入力すると、演算処理部４３で求
めた信号の値が格納される値表メモリ４２上のアドレス
をトレースバッファメモリ５０に登録する。この際、値
表メモリ４２内の当該信号の値に対応するトレース検出
有無フラグＦ１を“検出済み”の状態に更新する。

【００７６】以降、トレース処理部５１は、１ユーザ時
刻内でトレース指定およびトレース開始時刻指定された
信号についてイベントが発生するごとに、この信号の値
が格納される値表メモリ４２上のアドレスをトレースバ
ッファメモリ５０に登録する処理を行う。

【００７７】そして１ユーザ時刻内でイベントの伝搬が
無くなると、トレース処理部５１はトレースバッファメ
モリ５０に格納された値表メモリアドレスを基に値表メ
モリ４２から信号の値を読み出し、これをトレース情報
としてホストコンピュータＡに転送する。この際、値表
メモリ４２内の当該信号の値に対応するトレース検出有
無フラグＦ１を“未検出”の状態に更新する。

【００７８】かくしてこの実施例の論理シミュレータに
よれば、トレース処理を予め設定した時刻から開始する
ことができ、無駄なトレース処理の排除によるシミュレ
ーション速度の向上およびトレース情報を保存するファ
イルの小容量化等を図ることができる。

【００７９】

【発明の効果】以上説明したように本発明の論理シミュ
レータによれば、シミュレーション結果を解析する立場
から無意味なトレース処理の実行を規制して、シミュレ
ーション速度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る一実施例の論理シミュレータのシ
ステム構成を示すブロック図である。

【図２】図１の論理シミュレータの構成を詳細に説明す
るためのブロック図である。

【図３】図２の論理シミュレータにおける値表メモリの
データ構造を示す図である。

【図４】図２の論理シミュレータにおけるトレース処理
部の構成を説明するためのブロック図である。

【図５】本発明に係る他の実施例の論理シミュレータの
構成を説明するためのブロック図である。

【図６】本発明に係るさらに他の実施例の論理シミュレ
ータの構成を説明するためのブロック図である。

【図７】図６の論理シミュレータにおける値表メモリの
データ構造を示す図である。

【符号の説明】

１…モデルデータメモリ、２…値表メモリ、３…演算処
理部、４…第１の比較器、５…フラグチェック回路、６
…トレース開始条件値保持用のラッチ、７…第２の比較
器、８…組合せ論理回路、９…トレースバッファメモ
リ、１０…トレース処理部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 イベント・ドリブン方式で論理モデルの
   シミュレーションを行う論理シミュレータにおいて、 前記論理モデル中の各信号の値と、これら信号の値のト
   レース指定の有無を示す第１の情報およびトレース開始
   条件値指定の有無を示す第２の情報とを記憶する記憶手
   段と、 イベント発生信号を基に前記論理モデル中の接続先の信
   号の値を求める演算手段と、 前記演算手段で求めた信号の値と前記記憶手段に記憶さ
   れた演算前の信号の値とを比較してイベント発生の検出
   を行うイベント検出手段と、 前記記憶手段に記憶された第１および第２の情報を基
   に、前記演算手段で求めた信号の値についてのトレース
   指定の有無およびトレース開始条件値指定の有無を判定
   する判定手段と、 予め設定されたトレース開始条件値を保持する条件値保
   持手段と、 前記判定手段により前記演算手段で求めた信号の値がト
   レース開始条件値指定されたものであることが判定され
   ると同時に、前記イベント検出手段にてイベント発生が
   検出された場合、前記演算手段で求めた信号の値と前記
   条件値保持手段に保持されたトレース開始条件値とを比
   較してトレース開始条件成立の可否を判定する手段と、 トレース開始条件の成立後、前記判定手段により前記演
   算手段で求めた信号の値がトレース指定されたものであ
   ることが判定されると同時に、前記イベント検出手段に
   てイベント発生が検出された場合、前記演算手段で求め
   た信号の値についてトレース処理を行う手段とを具備す
   ることを特徴とする論理シミュレータ。
2. 【請求項２】 イベント・ドリブン方式で論理モデルの
   シミュレーションを行う論理シミュレータにおいて、 前記論理モデル中の各信号の値と、これら信号の値のト
   レース指定の有無を示す第１の情報およびトレース開始
   条件値指定の有無を示す第２の情報とを記憶する記憶手
   段と、 イベント発生信号を基に前記論理モデル中の接続先の信
   号の値を求める演算手段と、 前記演算手段で求めた信号の値と前記記憶手段に記憶さ
   れた演算前の信号の値とを比較してイベント発生の検出
   を行うイベント検出手段と、 前記記憶手段に記憶された第１および第２の情報を基
   に、前記演算手段で求めた信号の値についてのトレース
   指定の有無およびトレース開始条件値指定の有無を判定
   する判定手段と、 予め設定されたトレース開始条件値を保持する条件値保
   持手段と、 前記イベント検出手段にてイベント発生が検出された信
   号の値と前記条件値保持手段に保持されたトレース開始
   条件値とを比較し、各値が一致した場合、トレース開始
   条件成立信号を出力する比較手段と、 前記比較手段より出力されたトレース開始条件成立信号
   を保持する信号保持手段と、 前記判定手段により前記演算手段で求めた信号の値がト
   レース指定およびトレース開始条件値指定されたもので
   あることが判定されると同時に、前記イベント検出手段
   にてイベント発生が検出され、かつ前記信号保持手段に
   前記トレース開始条件成立信号が保持されている場合、
   前記演算手段で求めた信号の値についてトレース処理を
   行う手段とを具備することを特徴とする論理シミュレー
   タ。
3. 【請求項３】 イベント・ドリブン方式で論理モデルの
   シミュレーションを行う論理シミュレータにおいて、 前記論理モデル中の各信号の値と、これら信号の値のト
   レース指定の有無を示す第１の情報およびトレース開始
   時刻指定の有無を示す第２の情報とを記憶する記憶手段
   と、 イベント発生信号を基に前記論理モデル中の接続先の信
   号の値を求める演算手段と、 前記演算手段で求めた信号の値と前記記憶手段に記憶さ
   れた演算前の信号の値とを比較してイベント発生の検出
   を行うイベント検出手段と、 前記記憶手段に記憶された第１および第２の情報を基
   に、前記イベント検出手段にて比較した信号の値につい
   てのトレース指定の有無およびトレース開始時刻指定の
   有無を判定する判定手段と、 予め設定されたトレース開始時刻を保持するトレース開
   始時刻保持手段と、 現在のシミュレーション時刻を保持するシミュレーショ
   ン時刻保持手段と、 前記トレース開始時刻保持手段に保持されたトレース開
   始時刻と前記シミュレーション時刻保持手段に保持され
   たシミュレーション時刻とを比較して、各時刻が一致し
   た場合および前記シミュレーション時刻が前記トレース
   開始時刻を越えた場合にトレース開始時刻成立信号を出
   力する比較手段と、 前記判定手段により前記演算手段で求めた信号の値がト
   レース指定およびトレース開始時刻指定されたものであ
   ることが判定されると同時に、前記イベント検出手段に
   てイベント発生が検出され、かつ前記比較手段よりトレ
   ース開始条件成立信号が出力されている場合、前記演算
   手段で求めた信号の値についてトレース処理を行う手段
   とを具備することを特徴とする論理シミュレータ。