JPH0395676A - シミュレーション結果検証支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明１よ　論理回路の検証に用いる論理シミュレー夕
のシミュレーション結果を出力し　論理回路の検証を支
援する装置に関するものである。

従来の技術 一般に　マイクロプロセッサなどの複雑な論理回路を設
計する際に１よ　論理シミュレー夕によって回路動作を
シミュレートし　各ゲート回路の入出力信号やレジスタ
値等の変化をシミュレーション結果として逐次出力する
ことにより、論理回路中の誤りを検証する作業を容易に
していも従来シミュレーション結果を出力する方法に（
よシミュレー夕が動作する全時刻の信号値を出力する方
法の他に　例えば特開昭５９−５２３５３号公報に示さ
れているように　あるトリガ信号が発生した前後の一定
時刻分のシミュレーション結果を出力することにより、
回路の検証に必要な情報のみを提供する方法がある。こ
のトリガ信号として（友　例えば特開昭６　３−２　２
　５　８　３　２号公報に示されているように　あらか
じめ記憶しておいた期待値とシミュレーション結果とが
一致しないという事象を用いることが多しも この従来のシミュレーション結果の出力方法を、第９図
に示す構或図を用いて簡単に説明する。第９図において
、　１は論理シミュレー久　２はシミュレーション結果
の期待値を記憶する期待値記憶訊　３はシミュレーショ
ン結果と期待値を比較して一致しない場合にトリガ信号
を出力する期待値比較餓　４はトリガ信号が発生した時
にシミュレーション結果を出力するように制御する出力
制御ｉ５は実際にシミュレーション結果を出力するディ
スプレイやプリンタ等の出力部である。

以上のように構或された従来のシミュレーション結果出
力装置において１上　論理シミュレータ１が動作する各
サイクルにおいて、期待値比較部３は期待値記憶部２か
ら各動作サイクルでのシミュレーション結果の期待値を
順次読み出し　論理シミュレー夕が出力するシミュレー
ション結果と比較して一致しない場合にトリガ信号を出
力する。

また　出力制御部４は内部にシミュレーション結果を順
次記憶し　一定容量を越える分については最も古いシミ
ュレーション結果から削除していき、常に最新の一定時
刻分のシミュレーション結果を記憶している。そしてト
リガ信号が発生した時に記憶しているシミュレーション
結果を出力部５に出力する。

論理回路を試験す．る場合に（よ　この出力部５に出力
されたシミュレーション結果から論理回路の動作をＳ，
忍識し異常を発見する。

発明が解決しようとする課題 しかしながら上記のような構戊では　マイクロプロセッ
サのような論理回路をシミュレーションの対象とした場
合、論理回路の内部状態や外部入力データの与え方によ
ってプロセッサの動作が変化するので、シミュレーショ
ン結果の期待値を作或することが困難になるという問題
点を有してい起　例えば　プロセッサには命令用のキャ
ッシュメモリを搭載して高速化を図るものがある力支　
このキャッシュメモリの内容はそれまでのプロセッサの
命令実行の履歴によって複雑に変化すも　キャッシュメ
モリに有効な命令がない場合、何の命令も実行できない
無効な動作サイクルがプロセッサの動作に挿入されるこ
とがあるた取　プロセッサのある時点の動作の期待値を
作或するために（よそれまでのすべての命令実行動作を
考慮して命令用キャッシュメモリの内容を把握すること
が必要となり、非常に複雑な作業となる。まね　プロセ
ッサのシミュレーションを行う場合に　その性能を測定
するために外部メモリの応答速度を変化させることがあ
る力交　その場合も外部メモリからのデータ入力待ちと
いう無効な動作サイクルが発生するた数　シミュレーシ
ョン結果の期待値を変更しなければならなくなる。

その他の問題点として（よ　プロセッサのように大規模
な論理回路で（上　回路中の全信号のシミュレーション
結果を出力して、そこから回路の動作を把握することは
不可能なので、レジスタ値等の論理回路の動作を表わす
主要な信号のみを出力する。　しかよ　レジスタに保持
しているデータと同じ値を書き込んだ場合、レジスタ値
を出力するだけでは書き込み動作が実際に実行されたか
どうかが判別できないた△　レジスタへの書き込み有効
信号などの制御信号を同時に出力する力＼　もしくはレ
ジスタへの書き込みを実行するたびにレジスタ値が変化
するようなテスト入力を与える必要がある。しかし　レ
ジスタの数が増えた場合、レジスタへの書き込み制御信
号を同時に出力することは表示するシミュレーション結
果の増加を招き、出力結果から異常発生点を検知するこ
とが困難となる。また　プロセッサ内部のテンポラリレ
ジスタは任意の値を自由に設定することが難しく、書き
込み動作ごとにレジスタ値が変化するようなテスト入力
を作或することが困難であも 本発明はかかる点に鑑へ　プロセッサの論理シミュレー
ションを行う場合に　プロセッサの動作に含まれる無効
な動作サイクルを意識せずに期待が作戊でき、なおかつ
回路動作を把握するために出力するシミュレーション結
果の数を少なくできるシミュレーション結果検証支援装
置を提供することを目的とする。

課題を解決するための手段 請求項ｌ記載の発明（戴　論理シミュレーションによっ
て逐次出力される論理回路の信号変化を示すシミュレー
ション結果のうち論理回路の動作を制御する制御信号の
シミュレーション結果を入力とし前記制御信号が記憶装
置の応答時間の遅延などが発生したために生じる無効な
動作サイクルであることを示している場合には無効サイ
クル指示信号をセットして出力する無効サイクル検出部
と、シミュレーション結果の期待値を記憶する期待値記
憶部と、前記無効サイクル指示信号がセットされていな
い場合のみ前記期待値記憶部から新しい期待値を読み出
して出力する期待値読み出し部と、前記無効サイクル指
示信号がセットされていない場合のみシミュレーション
結果と前記期待値読み出し部が出力する期待値とを比較
して一致しない場合はシミュレーション結果の出力や表
示を指示するトリガ信号を出力する期待値比較部とを備
えたシミュレーション結果検証支援装置であも請求項２
記載の発明（よ　無効サイクル指示信号がセットされて
いない場合のみ期待値を出力する期待値読み出し部に代
えて前記無効サイクル指示信号がセットされていない場
合には前記期待値記憶部から新しい期待値を読みだして
出力し　前記無効サイクル指示信号がセットされている
場合には直前の無効でない動作サイクルに出力した期待
値を出力する期待値読み出し部を備え　無効サイクル指
示信号がセットされていない場合のみシミュレーション
結果と期待値とを比較する期待値比較部に代えて前記無
効サイクル指示信号がセットされていない場合にはシミ
ュレーション結果と前記期待値読み出し部が出力する期
待値とを比較して一致しない場合はシミュレーション結
果の出力や表示を指示するトリガ信号を出力し前記無効
サイクル指示信号がセットされている場合には無効な動
作サイクルでは変化しないレジスタやメモリの値等のシ
ミュレーション結果のみを前記期待値読み出し部が出力
する期待値と比較して一致しない場合にトリガ信号を出
力する期待値比較部を備えた請求項１記載のシミュレー
ション結果検証支援装置である。

請求項３記載の発明ζよ　論理シミュレーションによっ
て逐次出力される論理回路の信号変化を示すシミュレー
ション結果のうち論理回路の動作を制御する制御信号の
シミュレーション結果を入力とし前記制御信号の指示に
よってデータが書き込まれるレジスタやメモリ等の資源
の識別名を出力する書き込み検出部と、シミュレーショ
ン結果を入力とし前記書き込み検出部が出力する識別名
で指定される資源のシミュレーション結果に書き込みが
実行されたことを示す書き込みフラグを付けて出力する
書き込みフラグ付加部と、前記書き込みフラグの付いた
シミュレーション結果を他のシミュレーション結果とは
異なった形式で出力または表示する出力部とを備えたシ
ミュレーション結果検証支援装置である。

作　　　用 請求項１および２記載の発明は前記した構或により、　
シミュレーションを開始する前にあらかじめシミュレー
ション結果の期待値を作成し期待値記憶部に記憶させる
。この時、論理回路へのデータ入力（例えばマイクロプ
ロセッサの場合（友　命令キャッシュメモリから供給さ
れる命令や、外部メモリから供給されるデータなど）の
遅れによって発生する無効な動作サイクルでの論理回路
の動作は意識せずに期待値を作或する。

論理回路が無効な動作サイクルを含まずに動作し続ける
間は無効サイクル検出部からは無効サイクル指示信号は
出力されず　期待値読み出し部が期待値記憶部からシミ
ュレーション結果の期待値を各動作サイクルごとに逐次
読み出して、期待値比較部が実際のシミュレーション結
果と比較する。

もし　期待値とシミュレーション結果が一致しない場合
はトリガ信号が出力され　シミュレーション結果が期待
値と不一致となった動作サイクルの前後のシミュレーシ
ョン結果をディスプレイやプリンタ等の出力装置に出力
すも 無効な動作サイクルが発生すると、無効サイクル検出部
が論理回路の制御信号を解析して無効サイクル指示信号
を出力する。無効サイクル指示信号が出力された動作サ
イクルでは期待値読み出し部は期待値記憶部から新しい
期待値を読み出さず、期待値比較部はシミュレーション
結果と期待値の比較を行なわないためトリガ信号は出力
されず、論理回路のシミュレーション結果がどのような
値になっても出力装置には出力されな（１このようにし
て、発生する時刻の予測が困難な無効動作サイクルでの
シミュレーション結果と期待値の比較を制限することに
より、容易に期待値の作或がでる。また　シミュレーシ
ョンの環境（例えば外部メモリの応答時間など）を変化
させることにより無効動作サイクルの発生時刻が変化し
てＬ　期待値を作り直す必要がなくなも請求項３記載の
発明は前記した構或により、書き込み検出部が論理回路
の制御信号（例えばマイクロプロセッサの場合（よ　マ
イクロプログラムの書き込み先レジスタ番号を指定する
フィールドや、各レジスタの書き込み有効信号）を解析
してデータの書き込みが実行される資源の識別名を出力
し書き込みフラグ付加部がシミュレーションによって得
られたその資源のシミュレーション結果に書き込みフラ
グを付加する。

出力制御部はシミュレーション結果を表示する際に　書
き込みフラグが付加された資源の値を他のシミュレーシ
ョン結果とは異なった形式（例えばディスプレイに表示
する場合に（表　表示色や文字のフォントを変えたり、
ファイルに出力する場合に（よ　シミュレーション結果
を書き込む位置をずらしたり特定の記号を付ける）で表
示する。

このようにして、データが書き込まれたレジスタ値の出
力方法を変えることにより、レジスタやメモリの値が変
化しない場合でｋ　その値の出力を見るだけで書き込み
が実行されたかどうかを判別することが可能となも 実施例 第１図は本発明の第１の実施例におけるシミュレーショ
ン結果検証支援装置の構或図を示するものであり、シミ
ュレーション結果の期待値の作或を容易にすることを目
的とする。第ｌ図において、ｌはマイクロプロセッサな
どの論理回路の論理シミュレー久　ｌ１は論理シミュレ
ータ１の一部でマイクロプロセッサに与えられる命令を
解読して論理回路の動作を制御する信号を生或する制御
敵１２は論理シミュレータ１の一部で制御部ｌ１の指示
に従ってメモリからのデータの読み出しや演算を実行す
る実行部で、メモリから読み出したデ−タや演算結果を
保持するレジスタ１，２を内部に持つ。制御部１ｌは解
読すべき命令の供給が遅れた場合に制御信号ｃｓｌをｌ
にセットして実行部１２がレジスタ等の値を変化させな
いように制御し　実行部１２はメモリからのデータの読
み出しが遅れた場合に制御信号ｃｓ２を１にセットして
制御部１１が次の命令の解読に移らないようにする。２
は制御信号ｃｓｌ，ｃｓ２のどちらかが１の時に無効サ
イクル指示信号を１にセットする無効サイクル検出舐　
３はシミュレーション結果の期待値を記憶する期待値記
憶餓　４は期待値記憶部３から期待値を読み出す期待値
読み出し訊５は期待値読み出し部４の出力する期待値と
論理シミュレータｌのシミュレーション結果を比較する
期待値比較Ｒ．６は期待値比較部５が出力するトリガ信
号が１となった時にそのサイクルのシミュレーション結
果を出力する出力制御餓　７は出力制御部６の指示によ
りシミュレーション結果を表示するディスプレイである
。

以上のように構或された本実施例のシミュレーション結
果検証支援装置について、第２図に示す期待値読み出し
部４の動作を示す流れ阻　第３図に示す期待値比較部５
の動作を示す流れ図に基づいて以下その動作を説明する
。

本実施例の動作を説明するための例として、論理シミュ
レータ１力交 ｌ．メモリから数値１０を読み出してレジスタｌに格納 ２．メモリから数値２０を読み出してレジスタ２に格納 ３．　レジスタ１とレジスタ２を加算して結果をレジス
タ１に格納 という命令を順に実行する場合を考える。期待値と比較
するシミュレーション結果として（よ　無効な動作サイ
クルでは不定な値をとる信号値ｓ　１，ｓ２と、無効な
動作サイクルでは値が変化しないレジスタ１．　　２の
値ｒ１，ｒ２が論理シミュレータｌから出力されるとす
も　また　信号値ｓ　１，ｓ２、レジスタ値ｒｌ，ｒ２
の初期値はＯとする。

この時、期待値記憶部３に記憶するシミュレーション結
果の期待値を第４図に示す。

まず最初に　無効な動作サイクルが発生せず制御信号ｃ
ｓｌ，ｃｓ２が常にＯの場合の動作を説明する。この時
、論理シミュレータ１が逐次出力するシミュレーション
結果と制御信号を第５図に示す。ただし　この論理回路
には加算動作に異常かあり、加算結果が必ず５０となっ
てしまうことにする。

シミュレーションを開始すると、期待値読み出し部４は
シミュレーション結果の初期値ｓｌ＝０，ｓ２＝０，　
　ｒｌ＝ｏ，　　ｒ２＝０を記憶する（第２図ａ）。第
ｌサイクルではｃｓｌ＝０，　　ｃｓ２＝Ｏなので無効
サイクル検出部２は無効サイクル指示信号を０とすも　
期待値読み出し部４は無効サイクル指示信号が０なので
期待値記憶部３から新しい期待値（期待値１）ｓ１＝１
，　Ｓ２＝０，　ｒ１＝１０，　　ｒ２＝０を読み出し
て出力する（第２図ｂ）。期待値比較部５は論理シミュ
レータ１の出力するシミュレーション結果ｓｌ＝１，　
　ｓ２＝０，　　ｒ　１　＝　１　０，　　ｒ　２　＝
　０を入力し（第３図ａ），次に期待値読み出し部４が
出力する期待値ｓｌ一１，　　ｓ２＝ｏ，　　ｒｌ＝１
０，　　ｒ２＝０を入力する（第３図ｂ）。そして無効
サイクル指示信号が０なのでシミュレーション結果ｓｌ
，　　ｓ２，　　ｒｌ，ｒ２を期待値と比較し（第３図
Ｃ）、シミュレーション結果が期待値と一致するのでト
リガ信号を０とする。出力制御部６はトリガ信号が０な
のでディスプレイ７にシミュレーション結果を表示しな
い。

第２サイクルでも第１サイクルと同じ処理が実行され　
シミュレーション結果ｓｌ，　　ｓ２，　　ｒｌ，ｒ２
が期待値と一致するのでトリガ信号は０のままで、ディ
スプレイ７にはシミュレーション結果は表示されない。

第３サイクルでは期待値読み出し部４が出力する新しい
期待値（期待値３）ｓｌ＝１，　　ｓ２＝１．ｒｌ＝３
０，　　ｒ２＝２０を、期待値比較部５が論理シミュレ
ー夕から出力されるシミュレーション結果ｓｌ＝１，　
　ｓ２＝１，　　ｒ！＝５０，　　ｒ２＝２０と比較し
た結巣　ｒ１が一致しないのでトリガ信号を１にセット
して出力する（第３図ｅ）。出力制御部６はトリガ信号
が１なので、そのサイクルのシミュレーション結果ｓｌ
＝ｌ，　　ｓ２＝１．ｒｌ＝５０，　　ｒ２＝２０をデ
ィスプレイ７に表示する。

次に外部メモリの応答時間を変化させて、メモリからデ
ータを読み出した時に１サイクルの無効な動作サイクル
が発生し制御信号ｃｓ２が１になるようにした場合の動
作を説明する。この啄　論理シミュレータｌが逐次出力
するシミュレーション結果と制御信号を第６図に示す。

シミュレーションを開始すると、期待値読み出し部４は
シミュレーション結果の初期値ｓｌ＝０，ｓ　２　＝　
０，　　ｒ　１　＝　Ｏ，　　ｒ　２　＝　Ｏを記憶す
る（第２図ａ）。第１サイクルではｃｓ２＝１なので無
効サイクル検出部２は無効サイクル指示信号を１とする
。期待値読み出し部４は無効サイクル指示信号が１なの
で期待値記憶部３から新しい期待値は読み出さすミ　７
記憶しているｓｌ＝ｏ，　　ｓ２＝ｏ，ｒｌ＝ｏ，　　
ｒ２＝ｏを出力する（第２図Ｃ）。期待値比較部５は論
理シミュレータ１の出力するシミュレーション結果ｓｌ
＝ｏ，　　ｓ２＝０，　　ｒｌ＝０，ｒ２＝０を入力し
（第３図ａ）、次に期待値読み出し部４が出力する期待
値ｓｌ＝０，ｓ２０，　　ｒｌ＝ｏ，　　ｒ２＝０を入
力する（第３図ｂ）。

そして無効サイクル指示信号が１なのでシミュレーショ
ン結果ｒｌ，ｒ２のみを期待値と比較し（第３図ｄ）、
シミュレーション結果が期待値と一致するのでトリガ信
号を０とすも　出力制御部６はトリガ信号がＯなのでデ
ィスプレイ７にシミュレーション結果を表示しない。

第２サイクルではｃｓｌ＝ｏ，　　ｃｓ２＝ｏなので無
効サイクル検出部２は無効サイクル指示信号をＯとする
。期待値読み出し部４は無効サイクル指示信号が０なの
で期待値記憶部３から新しい期待値（期待値１）ｓｌ＝
１，　　ｓ２＝０，　　ｒｌ＝１０，ｒ２＝０を読み出
して出力する（第２図ｂ）。

期待値比較部５は論理シミュレータ１の出力するシミュ
レーション結果ｓｌ＝１，　　ｓ２＝ｏ，　　ｒｌ＝１
０，　　ｒ２＝ｏを入力し（第３図ａ）、次に期待値読
み出し部４が出力する期待値ｓｌ＝１，ｓ２＝０，　　
ｒｌ＝１０，　　ｒ２＝０を入力する（第３図ｂ）。そ
して無効サイクル指示信号が０なのでシミュレーション
結果ｓｌ，　　ｓ２，　　ｒｌ，　　ｒ２を期待値と比
較し（第３図Ｃ）、シミュレーション結果が期待値と一
致するのでトリガ信号を０とする。出力制御部６はトリ
ガ信号が０なのでディスプレイ７にシミュレーション結
果を表示しなし１以下同様の処理が実行され　期待値読
み出し部４からは第７図に示す期待値が各サイクルで出
力され　期待値比較部５でシミュレーション結果と比較
される。そして、第５サイクルでｒ１のシミュレーショ
ン結果が期待値と一致しないのでトリガ信号が１になり
（第３図ｅ）、出力制御部６がそのサイクルのシミュレ
ーション結果ｓ　１　＝　１，ｓ２＝１，　　ｒｌ＝５
０，　　ｒ２＝２０をディスプレイ７に表示する。

以上の説明はメモリからのデータ読み出しが遅れる場合
について行なった力丈　命令の供給が遅れて制御信号ｃ
ｓｌが１になる場合仮　以上の説明と同様に同じ期待値
を利用してシミュレーション結果を検証できる。

以上のように本実施例によれば　論理回路の無効な動作
サイクルを検出して、無効な動作サイクルでの期待値と
シミュレーション結果の比較を制限することにより、命
令の供給やデータの供給の遅れによって発生する無効動
作サイクルを意識せずに容易に期待値を作或することが
でき、無効動作サイクルが発生する時刻が変化しても同
じ期待値を使用してシミュレーション結果を検証するこ
とができる。

な抵　第１の実施例においてシミュレーション結果を出
力する方法としてディスプレイ装置への表示を用いたバ
　ブリンタへの出力やファイルへのダンブを行なっても
よく、　シミュレーション結果を出力する量はｌサイク
ル分とした力交　従来例と同じく一定時刻分のシミュレ
ーション結果を出力してもよ賎 まｆ：．第１の実施例において（戴　無効サイクル検出
部２、期待値記憶部３、期待値読み出し部４、期待値比
較部５は各１個しか設けなかった力交　複数個設けるこ
とによって期待値を分割して作或することも可能である
。これは例えば　割り込み処理モード時の期待値と通常
の実行モードの期待値を別に作戊するために用いること
ができ、プロセッサの状態フラグを無効サイクル検出部
２で検出することによって、状態フラグが割り込み処理
中を示す時は一方の期待値比較部が動作し　状態フラグ
が通常モードを示す時はもう一方の期待値比較部が動作
するように構或する。これによって、割り込みが発生す
る時刻が変化しても同じ期待値を使用することができる
。

本実施例（上　計算機のＣＰＵとメモリ装置を用いて容
易に実現できる。

第８図は本発明の第２の実施例におけるシミュレーショ
ン結果検証支援装置の構戒図を示するものであり、表示
するシミュレーション結果の数を少なくすることを目的
としていも　第８図において、　１はマイクロプロセッ
サなどの論理回路の論理シミュレー久　１１は論理シミ
ュレータ１の一部でマイクロプロセッサに与えられる命
令を解読して論理回路の動作を制御する信号を生或する
制御Ｋ　　１２は論理シミュレータ１の一部で制御部１
１の指示に従ってメモリからのデータの読み出しや演算
を実行する実行部で、メモリから読み出したデータや演
算結果を保持するレジスタ１，２を内部に持つ。ｃｓ３
は制御部１１から出力される２ビットの制御信号でデー
タを書き込むレジスタを指定し　下位の１ビットがレジ
スタ１、上位の１ビットがレジスタ２への書き込みを表
す。　２は制御信号ｃｓ３をデコードして書き込みレジ
スタの番号を出力する書き込み検出餓　３はシミュレー
ション結果に１ビットの書き込みフラグを付け書き込み
検出部２が出力するレジスタ番号のレジスタ値の書き込
みフラグを１にセットして出力する書き込みフラグ付加
Ｋ　４は書き込みフラグが１のシミュレーション結果に
は値の前に′＃′記号を付けて表示するように制御する
出力制御舐７は出力制御部６の指示によりシミュレーシ
ョン結果を表示するディスプレイである。

以上のように構或された本実施例のシミュレーション結
果検証支援装置について、第１の実施例と同じく論理シ
ミュレータ１バ ■．メモリから数値１０を読み出してレジスタ１に格納 ２．メモリから数値２０を読み出してレジスタ２に格納 ３．　レジスタｌとレジスタ２を加算して結果をレジス
タ１に格納 という命令を順に実行する場合を例として以下その動作
を説明する。シミュレーション結果として、信号値ｓｌ
，ｓ２とレジスタ１．　　２の値ｒｌ，ｒ２が論理シミ
ュレータｌから出力され　その値は第５図に示されるよ
うになも 第１サイクルではデータの書き込み先はレジスタ１なの
で制御信号ｃｓ３は０１となり、書き込み検出部２は制
御信号ｃｓ３をデコードしてレジスタ番号ｌを出力する
。そして、書き込みフラグ付加部３は書き込み検出部２
が指定するレジスタ１のシミュレーション結果ｒｌの書
き込みフラグを１にセットして、　ｓｌ＝０（書き込み
フラグ一〇），　　ｓ２＝１　　（書き込みフラグ＝Ｏ
），　　ｒｌ＝１０　（書き込みフラグ−１），　　ｒ
２＝０（書き込みフラグ＝０）を出力する。出力制御部
４は書き込みフラグが１であるｒｌの値を表示する時に
′＃″記号を付けるように制御するので、ディスプレイ
５に表示されるシミュレーション結果ｉｔ　　ｓ１＝Ｏ
，　　ｓ２＝１，　　ｒｌ＝＃１０，　　ｒ２＝０とな
も 第２サイクルでは制御信号ｃｓ３＝１０となり、書き込
み検出部２はレジスタ番号２を出力する。

書き込みフラグ付加部３はｒ２の書き込みフラグをｌに
セットＬ　第２サイクルでのディスプレイ５への表示！
Ｌ　　ｓ　１＝１，　　ｓ２＝０，　　ｒｌ＝１０，ｒ
２＝＃２０となる。第３サイクルでも同様の処理が実効
さｉ１，　　第３サイクルでのディスプレイ５への表示
１．ｔ，　　ｓｌ＝１，　　ｓ２＝０，　　ｒｌ＝＃５
０，ｒ　２＝２　０となも 以上のように本実施例によれば　レジスタへの書き込み
を制御する制御信号を解析して書き込み動作が実効され
るレジスタ番号を検出し　そのレジスタ値を特別な形式
で表示することにより、書き込み制御信号を表示せずに
レジスタ値のみを表示するだけでデータが書き込まれた
レジスタを容易に認識することができも な抵　第２の実施例においてシミュレーション結果をデ
ィスプレイに表示するとした力交　これはプリンタへの
出力やファイルへの書き込みでもよＬ〜　また　書き込
みフラグがセットされたレジスタ値の表示は数値の前に
記号を付ける形式とした力支　これは表示色や文字フォ
ントや出力位置を変えてもよい。

本実施例（よ　計算機のＣＰＵとメモリ装置を用いて容
易に実現でき、第１の実施例と組合せることも容易であ
る。

発明の効果 以上説明したように　請求項１記載の発明によれは　プ
ロセッサ等の論理回路の動作に含まれる無効な動作サイ
クルを意識せずに容易にシミュレーション結果の期待値
が作或でき、シミュレーション環境を変化させることに
よって無効動作サイクルの発生する時刻が変わっても同
じ期待値を使用できる。また　請求項３記載の発明によ
れば論理回路の動作を把握するために表示するシミュレ
ーション結果の数を減らすことができ、テストパターン
を作或する時にレジス久　メモリ、データパス等の資源
の値が変化するようなテストデータを選択する必要がな
くなるたべ　その実用的効果は犬き鶏

【図面の簡単な説明】

第１図は本発明における第１の実施例のシミュレーショ
ン結果検証支援装置の構戒阻　第２図は同実施例の期待
値読み出し部の動作を示す流れ息第３図は同実施例の期
待値比較部の動作を示す流れ＆　第４図は同実施例の期
待値記憶部の内容を示す説明諷　第５図は同実施例の論
理シミュレー夕の出力を示す説明は　第６図は同実施例
の論理シミュレー夕の出力を示す説明は　第７図は同実
施例の期待値読み出し部の出力を示す説明は　第８図は
本発明における第２の実施例のシミュレーション結果検
証支援装置の構戊猛　第９図は従来のシミュレーション
結果検証支援装置の構戊図である。 １・・・論理シミュレー久　２・・・無効サイクル検出
餓　３・・・期待値記憶餓　４・・・期待値読み出し敵
５・・・期待値比較臥　６・・・出力制御舐　７・・・
ディスプレイ。

Claims (3)

【特許請求の範囲】
1. （１）論理シミュレーションによって逐次出力される論
   理回路の信号変化を示すシミュレーション結果のうち無
   効な動作サイクルであることを示している場合には無効
   サイクル指示信号をセットして出力する無効サイクル検
   出部と、シミュレーション結果の期待値を記憶する期待
   値記憶部と、前記無効サイクル指示信号がセットされて
   いない場合のみ前記期待値記憶部から新しい期待値を読
   み出して出力する期待値読み出し部と、前記無効サイク
   ル指示信号がセットされていない場合のみシミュレーシ
   ョン結果と前記期待値読み出し部が出力する期待値とを
   比較して一致しない場合はシミュレーション結果の出力
   や表示を指示するトリガ信号を出力する期待値比較部と
   を備えたことを特徴とするシミュレーション結果検証支
   援装置。
2. （２）無効サイクル指示信号がセットされていない場合
   のみ期待値を出力する期待値読み出し部に代えて前記無
   効サイクル指示信号がセットされていない場合には前記
   期待値記憶部から新しい期待値を読みだして出力し、前
   記無効サイクル指示信号がセットされている場合には直
   前の無効でない動作サイクルに出力した期待値を出力す
   る期待値読み出し部を備え無効サイクル指示信号がセッ
   トされていない場合のみシミュレーション結果と期待値
   とを比較する期待値比較部に代えて前記無効サイクル指
   示信号がセットされていない場合にはシミュレーション
   結果と前記期待値読み出し部が出力する期待値とを比較
   して一致しない場合はシミュレーション結果の出力や表
   示を指示するトリガ信号を出力し前記無効サイクル指示
   信号がセットされている場合には無効な動作サイクルで
   は変化しないレジスタやメモリの値等のシミュレーショ
   ン結果のみを前記期待値読み出し部が出力する期待値と
   比較して一致しない場合にトリガ信号を出力する期待値
   比較部を備えた請求項１記載のシミュレーション結果検
   証支援装置。
3. （３）論理シミュレーションによって逐次出力される論
   理回路の信号変化を示すシミュレーション結果のうち論
   理回路の動作を制御する制御信号のシミュレーション結
   果を入力とし、資源の識別名を出力する書き込み検出部
   と、シミュレーション結果を入力とし、前記書き込み検
   出部が出力する識別名で指定される資源のシミュレーシ
   ョン結果に書き込みが実行されたことを示す書き込みフ
   ラグを付けて出力する書き込みフラグ付加部と、前記書
   き込みフラグの付いたシミュレーション結果を他のシミ
   ュレーション結果とは異なった形式で出力または表示す
   る出力部とを備えたことを特徴とするシミュレーション
   結果検証支援装置。