JPH05250212A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報処理装置に於ける命令トレースを高速化
する。 【構成】 命令実行終了信号１３が出力された後の最初
のクロック信号１４によってトレースサイクル表示回路
３はセットされる。これにより、トレースデータアドレ
スレジスタ１の内容がメモリアドレスレジスタ６に、命
令アドレスレジスタ８，命令語レジスタ９の内容がメモ
リ書込みデータレジスタ７に格納され、ＣＰＵ１２はそ
の動作を一時停止する。その次のクロック信号１４によ
ってトレースサイクル表示回路３，４がリセット，セッ
トされる。これにより、メモリ書込みデータレジスタ７
中のトレースデータがメモリ１０のメモリアドレスレジ
スタ６が示すアドレスに書込まれ、トレースデータアド
レスレジスタ１の内容が加算回路５によって更新され
る。その次のクロック信号１４によってトレースサイク
ル表示回路４がリセットされる。これにより、ＣＰＵ１
２は通常動作を再開する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は命令トレースを高速に行
なうことができる情報処理装置に関する。

【０００２】

【従来の技術】情報処理装置に於いては、従来からソフ
トウェアの動特性を得るために、実行した命令の命令ア
ドレス，命令語等をトレースするということが行なわれ
ている。

【０００３】ところで、実行された命令の命令アドレ
ス，命令語等をトレースする場合、従来の情報処理装置
は、１命令が終了する毎に割込みを発生し、割込み直前
に実行された命令の命令アドレス，命令語等をトレース
する割込み処理ルーチンを走行させるようにしている。
そして、割込み処理ルーチンによってデータが収集され
ると、再び割込み前の状態に戻って命令の実行を行な
う。尚、ソフトウェアの動特性はトレースしたデータを
集計解析することにより、或いはシミュレータに入力す
ることにより得ることができる。

【０００４】

【発明が解決しようとする課題】上述したように、従来
の情報処理装置は１命令が終了する毎に割込みが発生
し、割込み処理ルーチンが走行するため、トレースを行
なわない場合に比べて被トレース命令シーケンスの実行
時間が数百倍と極端に伸びてしまうという問題点があ
る。

【０００５】また、情報処理装置上ではメモリ使用状況
を管理するルーチン，各種障害の監視を行なうルーチン
等のように一定時間間隔で起動されるルーチンが動作す
るため、トレースを行なう場合の実行時間が極端に伸び
ると、上記一定時間間隔で起動されるルーチンの実行頻
度が高くなり、トレースを行なった時のソフトウェア動
特性とトレースを行なわない通常動作時のソフトウェア
動特性とに差異が発生してしまうという問題もある。

【０００６】本発明の目的は、命令トレースを高速に行
なうことができる情報処理装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するため、トレースデータが書込まれるメモリと、該メ
モリに於けるトレースデータの書込みアドレスを表示す
るトレースデータアドレスレジスタと、命令の実行が終
了することにより実行された前記命令のトレースデータ
を、前記メモリの前記トレースデータアドレスレジスタ
が表示する書込みアドレスに書込む書込み手段と、命令
の実行が終了することによりＣＰＵの動作を一時停止さ
せ、前記書込み手段によるトレースデータの書込みが終
了することにより前記ＣＰＵの動作を再開させる動作停
止再開手段と、前記書込み手段による書込みが終了する
ことにより前記トレースデータアドレスレジスタの内容
を更新する更新手段とを設けたものである。

【０００８】

【作用】命令の実行が終了すると、書込み手段はメモリ
のトレースデータアドレスレジスタが表示している書込
みアドレスに命令アドレス，命令語等のトレースデータ
を書込む。

【０００９】動作停止再開手段は命令の実行が終了する
と、ＣＰＵの動作を一時停止させ、書込み手段によるト
レースデータの書込みが終了すると、ＣＰＵの動作を再
開させる。

【００１０】また、書込み手段によるトレースデータの
書込みが終了すると、更新手段によってトレースデータ
アドレスレジスタの内容が更新され、次の命令の実行終
了時には更新後のトレースデータアドレスレジスタが表
示する書込みアドレスにトレースデータが書込まれる。

【００１１】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１２】図１は本発明の実施例のブロック図であ
り、トレースデータアドレスレジスタ１と、トレース表
示回路２と、トレースサイクル表示回路３，４と、加算
回路５と、メモリアドレスレジスタ６と、メモリ書込み
データレジスタ７と、命令アドレスレジスタ８及び命令
語レジスタ９を含むＣＰＵ１２と、メモリ１０と、オア
ゲート１１とから構成されている。

【００１３】トレースデータアドレスレジスタ１にはト
レースデータを書込むメモリ１０のアドレスが格納され
る。

【００１４】加算回路５はトレースデータアドレスレジ
スタ１に格納されているアドレスに所定値を加算するこ
とによりトレースデータアドレスレジスタ１の内容を更
新する。

【００１５】トレース表示回路２はトレース実行中であ
るか否かを表示する。尚、本実施例ではセット時、トレ
ース実行中であることを表示し、リセット時、トレース
実行中でないことを表示するものとする。

【００１６】トレースサイクル表示回路３はトレース表
示回路２がセットされている時に、ＣＰＵ１２から命令
実行終了信号１３が加えられると、その後、最初にクロ
ック発生回路（図示せず）からクロック信号１４が加え
られた時点でセットされ、次のクロック信号１４が加え
られた時点でリセットされる。また、トレースサイクル
表示回路３はセットされている間、その出力信号を
“１”にする。

【００１７】トレースサイクル表示回路４はトレースサ
イクル表示回路３がセットされている時にクロック信号
１４が加えられることによりセットされ、次のクロック
信号１４が加えられた時点でリセットされる。また、ト
レースサイクル表示回路４はセットされている間、その
出力信号であるメモリ書込み要求信号１５を“１”にす
る。

【００１８】メモリアドレスレジスタ６はトレースサイ
クル表示回路３がセットされた時点でトレースデータア
ドレスレジスタ１の内容を取込む。

【００１９】命令語レジスタ９及び命令アドレスレジス
タ８にはＣＰＵ１２で実行された命令語及びそのアドレ
スが格納される。これらのレジスタ８，９の内容は信号
線１００，１０１によってＣＰＵ１２の外部に取出され
る。

【００２０】メモリ書込みデータレジスタ７はトレース
サイクル表示回路３がセットされた時点で、信号線１０
０，１０１に出力されている命令アドレスレジスタ８，
命令語レジスタ９の命令アドレス，命令語を取込む。

【００２１】オアゲート１１はトレースサイクル表示回
路３，４の出力信号の論理和をとり、ＣＰＵ１２のウエ
イト端子，ホールド端子等のＣＰＵ１２の動作を一時停
止させる端子に加える。

【００２２】次に本実施例の動作を説明する。尚、以下
の説明に於いてはトレース実行中であり、トレース表示
回路２はセットされているものとする。

【００２３】ＣＰＵ１２は１命令の実行が終了すると、
命令実行終了信号１３を出力する。この時、実行終了し
た命令語を命令語レジスタ９が保持し、そのアドレスを
命令アドレスレジスタ８が保持している。

【００２４】トレースサイクル表示回路３は命令実行終
了信号１３が加えられた後、最初にクロック信号１４が
加えられた時点でセットされ、その出力信号を“１”に
する。

【００２５】トレースサイクル表示回路３がセットさ
れ、その出力信号が“１”になると、メモリアドレスレ
ジスタ６はトレースデータアドレスレジスタ１の内容を
取込み、メモリ書込みデータレジスタ７は命令アドレス
レジスタ８，命令語レジスタ９の内容を取込む。

【００２６】また、トレースサイクル表示回路３の出力
信号が“１”となると、オアゲート１１の出力信号が
“１”になり、ＣＰＵ１２のウエイト端子，ホールト端
子等に加えられる。

【００２７】これにより、ＣＰＵ１２は通常の命令実行
を一時停止する。

【００２８】その後、次のクロック信号１４が加えられ
ると、トレースサイクル表示回路３はリッセトされてそ
の出力信号を“０”とし、トレースサイクル表示回路４
はセットされてメモリ書込み要求信号１５を“１”にす
る。

【００２９】トレースサイクル表示回路４がセットさ
れ、メモリ書込み要求信号１５が“１”になると、メモ
リ１０のメモリアドレスレジスタ６に保持されているア
ドレスに、メモリ書込みデータレジスタ７に保持されて
いる命令アドレス，命令語が書込まれると共に、トレー
スデータアドレスレジスタ１に加算回路５の出力（トレ
ースデータアドレスレジスタ１に格納されていたアドレ
スの次のアドレス）が格納される。

【００３０】また、トレースサイクル表示回路３の出力
信号が“０”になっても、トレースサイクル表示回路４
から出力されるメモリ書込み要求信号１５が“１”にな
り、オアゲート１１の出力信号が“１”のまま保持され
るので、ＣＰＵ１２による通常の命令実行は再開されな
い。

【００３１】その後、次のクロック信号１４が加えられ
ると、トレースサイクル表示回路４はリセットされ、メ
モリ書込み要求信号１５を“０”にする。

【００３２】これにより、ウエイト端子，ホールト端子
等に加えられているオアゲート１１の出力信号が“０”
になるので、ＣＰＵ１２は通常の命令実行を再開し、命
令アドレスレジスタ８及び命令語レジスタ９に次の命令
の命令アドレス及び命令語を格納する。

【００３３】この再開された命令の実行終了後に再び命
令実行終了信号１３が出力されると、前述したと同様の
動作が行なわれ、メモリ１０に実行した命令の命令アド
レス及び命令語がトレースデータとして書込まれる。以
下、前述したと同様の処理が繰返し行なわれ、メモリ１
０にトレースデータが書込まれる。

【００３４】このように、本実施例は各命令の実行サイ
クルの終了後に２つのトレースサイクルを追加すること
により命令トレースを実現している。例えば、１命令の
実行サイクルが５サイクルの場合、トレース実行中はト
レースを行なわない場合に比較して実行時間は１．４倍
に増加するが、トレースを行なわない場合に比較して数
百倍も実行時間が必要であった従来方式に比較して大幅
に実行時間を短くすることができる。

【００３５】尚、トレース表示回路２がリセットされて
いる場合は、トレースサイクル回路３，４はセットされ
ることがないので、上述したような命令トレース動作は
行なわれず、通常動作のみが行なわれる。

【００３６】

【発明の効果】以上説明したように、本発明は、命令の
実行が終了することにより終了した命令のトレースデー
タをメモリのトレースデータアドレスレジスタが表示す
る書込みアドレスに書込むトレースサイクル表示回路
４，メモリアドレスレジスタ６，メモリ書込みデータレ
ジスタ７等から構成される書込み手段と、命令の実行が
終了することによりＣＰＵの動作を一時停止させ、トレ
ースデータの書込みが終了することによりＣＰＵの動作
を再開させるオアゲート１１，トレースサイクル表示回
路３，４等から構成される動作停止再開手段と、トレー
スデータの書込みが終了することによりトレースデータ
アドレスレジスタの内容を更新する加算回路５等の更新
手段を備えたものであり、従来例のように割込み処理ル
ーチンを動作させなくともハードウェアによってトレー
スデータを収集することができるので、命令トレースを
高速化することができる効果がある。

【００３７】また、命令トレースを高速に行なうことが
できるので、命令トレースを行なわない場合とあまり差
異のないソフトウェアの動特性を得ることができる効果
もある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【符号の説明】

１…トレースデータアドレスレジスタ ２…トレース表示回路 ３，４…トレースサイクル表示回路 ５…加算回路 ６…メモリアドレスレジスタ ７…メモリ書込みデータレジスタ ８…命令アドレスレジスタ ９…命令語レジスタ １０…メモリ １１…オアゲート １２…ＣＰＵ １３…命令実行終了信号 １４…クロック信号 １５…メモリ書込み要求信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 トレースデータが書込まれるメモリと、 該メモリに於けるトレースデータの書込みアドレスを表
   示するトレースデータアドレスレジスタと、 命令の実行が終了することにより実行された前記命令の
   トレースデータを、前記メモリの前記トレースデータア
   ドレスレジスタが表示する書込みアドレスに書込む書込
   み手段と、 命令の実行が終了することによりＣＰＵの動作を一時停
   止させ、前記書込み手段によるトレースデータの書込み
   が終了することにより前記ＣＰＵの動作を再開させる動
   作停止再開手段と、 前記書込み手段による書込みが終了することにより前記
   トレースデータアドレスレジスタの内容を更新する更新
   手段とを含むことを特徴とする情報処理装置。
2. 【請求項２】 前記トレースデータは実行された命令の
   命令アドレス及び命令語を含むことを特徴とする請求項
   １記載の情報処理装置。
3. 【請求項３】 前記更新手段は前記トレースデータアド
   レスレジスタの内容に所定値を加算する加算回路である
   ことを特徴とする請求項１または２記載の情報処理装
   置。