JPH0530092A - クロツク同期回路 - Google Patents
クロツク同期回路Info
- Publication number
- JPH0530092A JPH0530092A JP3182805A JP18280591A JPH0530092A JP H0530092 A JPH0530092 A JP H0530092A JP 3182805 A JP3182805 A JP 3182805A JP 18280591 A JP18280591 A JP 18280591A JP H0530092 A JPH0530092 A JP H0530092A
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- JP
- Japan
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- signal
- input
- control
- clock signal
- oscillator
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】伝送路の障害などで主局からの基準クロック信
号が断となっても、実用的な同期状態を長時間維持し
て、従局から主局へのアラームなどの監視信号の伝送を
確保する。 【構成】発振器８は制御電圧１０２又は１０４により周
波数、位相を同期制御し、クロック信号１０３を出力す
る。制御電圧１０２はクロック信号１０３と主局からの
基準クロック信号１０４とを比較器１で位相比較し、得
られた位相差信号をフィルタ２で直流化して得る。又、
制御電圧１０４は制御電圧１０２を保持回路５で、基準
クロック信号１０１が断した時の前の値を保持した電圧
である。切替器７はアラーム検出器１３からの基準クロ
ック信号１０４の入力断信号により、通常時は制御電圧
１０２を、かつ入力断の時は制御電圧１０４をそれぞれ
選択して発振器８へ加える。
号が断となっても、実用的な同期状態を長時間維持し
て、従局から主局へのアラームなどの監視信号の伝送を
確保する。 【構成】発振器８は制御電圧１０２又は１０４により周
波数、位相を同期制御し、クロック信号１０３を出力す
る。制御電圧１０２はクロック信号１０３と主局からの
基準クロック信号１０４とを比較器１で位相比較し、得
られた位相差信号をフィルタ２で直流化して得る。又、
制御電圧１０４は制御電圧１０２を保持回路５で、基準
クロック信号１０１が断した時の前の値を保持した電圧
である。切替器７はアラーム検出器１３からの基準クロ
ック信号１０４の入力断信号により、通常時は制御電圧
１０２を、かつ入力断の時は制御電圧１０４をそれぞれ
選択して発振器８へ加える。
Description
【０００１】
【産業上の利用分野】本発明はクロック同期回路に関
し、特に伝送系の従局におけるフェーズロックドオシレ
ータ（ＰＬＯ）によるクロック同期回路に関する。
し、特に伝送系の従局におけるフェーズロックドオシレ
ータ（ＰＬＯ）によるクロック同期回路に関する。
【０００２】
【従来の技術】従来、この種の伝送系従局におけるクロ
ック同期回路は、図２に示すように、主局からの入力基
準クロック信号１０１により制御されるＰＬＯで構成し
ている。発振器８は外部からの制御電圧１０２により周
波数、位相を可変しクロック信号１０３を出力する発振
器で、その一部を分岐し分周器９に入力する。分周器９
はこのクロック信号１０３を入力基準クロック信号１０
１の周波数まで分周し、比較器１へ出力する。比較器１
は分周したクロック信号１０３と、別に入力された主局
からの入力基準クロック信号１０１とを位相比較しその
不一致パルスを出力する。この不一致パルスはフィルタ
２で高周波分が除去されて直流化され、増幅器３で増幅
されてから制御電圧１０２として発振器８に加えられ
る。クロック信号１０３は、以上説明した制御ループに
より周波数、位相が入力基準クロック信号１０１に同期
するように制御される。尚、クロック信号１０３は、主
局からの入力基準クロック信号１０１が伝送系の故障な
どで断となれば自走周波数となる。
ック同期回路は、図２に示すように、主局からの入力基
準クロック信号１０１により制御されるＰＬＯで構成し
ている。発振器８は外部からの制御電圧１０２により周
波数、位相を可変しクロック信号１０３を出力する発振
器で、その一部を分岐し分周器９に入力する。分周器９
はこのクロック信号１０３を入力基準クロック信号１０
１の周波数まで分周し、比較器１へ出力する。比較器１
は分周したクロック信号１０３と、別に入力された主局
からの入力基準クロック信号１０１とを位相比較しその
不一致パルスを出力する。この不一致パルスはフィルタ
２で高周波分が除去されて直流化され、増幅器３で増幅
されてから制御電圧１０２として発振器８に加えられ
る。クロック信号１０３は、以上説明した制御ループに
より周波数、位相が入力基準クロック信号１０１に同期
するように制御される。尚、クロック信号１０３は、主
局からの入力基準クロック信号１０１が伝送系の故障な
どで断となれば自走周波数となる。
【０００３】
【発明が解決しようとする課題】このような従来例のク
ロック同期回路を伝送系で使用すると、次のような問題
がある。図３は伝送系のクロック同期の構成を示すブロ
ック図である。主局において、ＯＳＣ１６はこの伝送系
の主発振器で高安定度を有し、ＰＬＯ１０はこの出力信
号で制御されている。ＰＬＯ１０の出力する基準クロッ
ク信号１０９は、電気／光（Ｅ／Ｏ）変換器１１で伝送
路信号１６のパルス列に挿入される。
ロック同期回路を伝送系で使用すると、次のような問題
がある。図３は伝送系のクロック同期の構成を示すブロ
ック図である。主局において、ＯＳＣ１６はこの伝送系
の主発振器で高安定度を有し、ＰＬＯ１０はこの出力信
号で制御されている。ＰＬＯ１０の出力する基準クロッ
ク信号１０９は、電気／光（Ｅ／Ｏ）変換器１１で伝送
路信号１６のパルス列に挿入される。
【０００４】従局において、この基準クロック信号１０
９は光／電気（Ｏ／Ｅ）変換器１４で抽出され、入力基
準クロック信号１０１となり自局のＰＬＯ１３を制御す
る。ＰＬＯ１３の出力するクロック信号１０３は、Ｅ／
Ｏ変換器１５に供給され、ここで伝送路信号１７のデー
タビット中にアラームなどの監視信号を挿入するのに用
いられる。この監視信号は主局のＯ／Ｅ変換器１２で基
準クロック信号１０９によって抽出される。尚、データ
入力信号１０５、１０８はそれぞれ端局側からの主信号
入力であり、データ出力信号１０６、１０７はそれぞれ
端局側への主信号出力である。
９は光／電気（Ｏ／Ｅ）変換器１４で抽出され、入力基
準クロック信号１０１となり自局のＰＬＯ１３を制御す
る。ＰＬＯ１３の出力するクロック信号１０３は、Ｅ／
Ｏ変換器１５に供給され、ここで伝送路信号１７のデー
タビット中にアラームなどの監視信号を挿入するのに用
いられる。この監視信号は主局のＯ／Ｅ変換器１２で基
準クロック信号１０９によって抽出される。尚、データ
入力信号１０５、１０８はそれぞれ端局側からの主信号
入力であり、データ出力信号１０６、１０７はそれぞれ
端局側への主信号出力である。
【０００５】今、仮に主局からの伝送路信号１６が障害
で断となると、従局において入力基準クロック信号１０
１は抽出できなくなるので、ＰＬＯ１３の出力するクロ
ック信号１０３は自走周波数となる。従って主局のＯ／
Ｅ変換器１２において、従局からの伝送路信号１７に含
まれるアラームなどの監視信号を抽出する際に、この主
局と従局とのクロック信号同期外れのために、安定に抽
出することができなくなる。即ち、主局からの基準クロ
ック信号が断した場合、従局から主局へのアラームなど
監視信号の伝送が不可能になるという問題がある。
で断となると、従局において入力基準クロック信号１０
１は抽出できなくなるので、ＰＬＯ１３の出力するクロ
ック信号１０３は自走周波数となる。従って主局のＯ／
Ｅ変換器１２において、従局からの伝送路信号１７に含
まれるアラームなどの監視信号を抽出する際に、この主
局と従局とのクロック信号同期外れのために、安定に抽
出することができなくなる。即ち、主局からの基準クロ
ック信号が断した場合、従局から主局へのアラームなど
監視信号の伝送が不可能になるという問題がある。
【０００６】
【課題を解決するための手段】本発明のクロック同期回
路は、位相制御を受ける発振器と、前記発振器の出力す
る出力クロック信号と外部より供給される入力基準クロ
ック信号とを位相比較し位相差信号を出力する比較器
と、前記位相差信号の高周波分を除去し直流化するフィ
ルタと、前記フィルタの出力信号を前記発振器へ供給す
る位相制御のための位相制御信号に変換する制御回路と
を備え、前記制御回路は前記入力基準クロック信号の入
力断を検出して入力断信号を発生し、かつ通常時は前記
フィルタの出力信号を選択し前記入力断信号の発生時は
前記フィルタの出力信号を前記入力断信号の発生前の状
態に保持した信号を選択し前記位相制御信号として送出
する。
路は、位相制御を受ける発振器と、前記発振器の出力す
る出力クロック信号と外部より供給される入力基準クロ
ック信号とを位相比較し位相差信号を出力する比較器
と、前記位相差信号の高周波分を除去し直流化するフィ
ルタと、前記フィルタの出力信号を前記発振器へ供給す
る位相制御のための位相制御信号に変換する制御回路と
を備え、前記制御回路は前記入力基準クロック信号の入
力断を検出して入力断信号を発生し、かつ通常時は前記
フィルタの出力信号を選択し前記入力断信号の発生時は
前記フィルタの出力信号を前記入力断信号の発生前の状
態に保持した信号を選択し前記位相制御信号として送出
する。
【０００７】又、本発明のクロック同期回路は、位相制
御を受ける発振器と、前記発振器の出力する出力クロッ
ク信号と外部より供給される入力基準クロック信号とを
位相比較し位相差信号を出力する比較器と、前記位相差
信号の高周波分を除去し直流化した第１の制御信号を出
力するフィルタと、前記入力基準クロック信号の入力断
を検出し入力断信号を出力する検出器と、前記第１の制
御信号を前記入力断信号の発生前の状態に保持した第２
の制御信号を出力する保持回路と、前記第１の制御信号
と前記第２の制御信号とを入力され通常時は前記第１の
制御信号を選択し前記入力断信号の発生時は前記第２の
制御信号を選択し前記発振器に位相制御のために入力す
る切替器とを備える。
御を受ける発振器と、前記発振器の出力する出力クロッ
ク信号と外部より供給される入力基準クロック信号とを
位相比較し位相差信号を出力する比較器と、前記位相差
信号の高周波分を除去し直流化した第１の制御信号を出
力するフィルタと、前記入力基準クロック信号の入力断
を検出し入力断信号を出力する検出器と、前記第１の制
御信号を前記入力断信号の発生前の状態に保持した第２
の制御信号を出力する保持回路と、前記第１の制御信号
と前記第２の制御信号とを入力され通常時は前記第１の
制御信号を選択し前記入力断信号の発生時は前記第２の
制御信号を選択し前記発振器に位相制御のために入力す
る切替器とを備える。
【０００８】前記保持回路は、前記第１の制御信号をア
ナログ信号からディジタル信号に変換するＡ／Ｄ変換器
と、前記ディジタル信号を入力され現在の入力信号を次
の入力まで保持するフリップフロップ回路と、前記フリ
ップフロップ回路の保持する前記ディジタル信号を読み
出しアナログ信号に戻し前記第２の制御信号として出力
するＤ／Ａ変換器とを備える構成でもよい。
ナログ信号からディジタル信号に変換するＡ／Ｄ変換器
と、前記ディジタル信号を入力され現在の入力信号を次
の入力まで保持するフリップフロップ回路と、前記フリ
ップフロップ回路の保持する前記ディジタル信号を読み
出しアナログ信号に戻し前記第２の制御信号として出力
するＤ／Ａ変換器とを備える構成でもよい。
【０００９】
【実施例】次に本発明の一実施例を図を参照して説明す
る。図１は本実施例の構成を示すブロック図である。発
振器８は位相制御入力に加えられる制御電圧１０２又は
１０４により周波数、位相を同期制御され、クロック信
号１０３を出力する発振器で、その出力を分岐し分周器
９に入力する。分周器９はこのクロック信号１０３を入
力基準クロック信号１０１の周波数まで分周し、比較器
１に入力する。比較器１は分周されたクロック信号１０
３と、別に入力された主局からの入力基準クロック信号
１０１とを位相比較しその不一致パルスを出力する。こ
の不一致パルスはフィルタ２で高周波分が除去されて直
流化され、増幅器３で増幅されてから制御電圧１０２と
して切替器７へ加えられる。
る。図１は本実施例の構成を示すブロック図である。発
振器８は位相制御入力に加えられる制御電圧１０２又は
１０４により周波数、位相を同期制御され、クロック信
号１０３を出力する発振器で、その出力を分岐し分周器
９に入力する。分周器９はこのクロック信号１０３を入
力基準クロック信号１０１の周波数まで分周し、比較器
１に入力する。比較器１は分周されたクロック信号１０
３と、別に入力された主局からの入力基準クロック信号
１０１とを位相比較しその不一致パルスを出力する。こ
の不一致パルスはフィルタ２で高周波分が除去されて直
流化され、増幅器３で増幅されてから制御電圧１０２と
して切替器７へ加えられる。
【００１０】又、制御電圧１０２は、Ａ／Ｄ変換器４へ
入力されてデジタル信号に変換され、保持する信号のビ
ット数に対応する複数のフリップフロップで構成された
保持回路５に入力される。この保持回路５は、入力のデ
ジタル信号を次の入力信号があるまで保持するものであ
り、入力基準クロック信号１０１が断となった場合、断
となる前の信号を保持する。次のＤ／Ａ変換器６でこの
保持された信号を読出し、アナログの制御電圧１０４に
戻し切替器７へ出力する。又、入力基準クロック信号１
０１はアラーム検出器１３に入力され、ここで入力断を
検出される。入力断を検出したアラーム検出器１３は、
入力断信号を切替器７へ出力する。
入力されてデジタル信号に変換され、保持する信号のビ
ット数に対応する複数のフリップフロップで構成された
保持回路５に入力される。この保持回路５は、入力のデ
ジタル信号を次の入力信号があるまで保持するものであ
り、入力基準クロック信号１０１が断となった場合、断
となる前の信号を保持する。次のＤ／Ａ変換器６でこの
保持された信号を読出し、アナログの制御電圧１０４に
戻し切替器７へ出力する。又、入力基準クロック信号１
０１はアラーム検出器１３に入力され、ここで入力断を
検出される。入力断を検出したアラーム検出器１３は、
入力断信号を切替器７へ出力する。
【００１１】切替器７はアラーム検出器１３からの入力
断信号がない通常時は、制御電圧１０２を、入力断信号
が入力された時は、制御電圧１０４をそれぞれ選択して
発振器８の位相制御入力へ加える。尚、制御電圧１０２
を入力基準クロック信号１０１が断となった場合、他の
構成により発振器８の位相制御入力へ加えてもよい。つ
まり、上述した変換器４、６、保持回路５、切替器７及
びアラーム検出器１３の機能を五つの制御回路で実施で
きる。
断信号がない通常時は、制御電圧１０２を、入力断信号
が入力された時は、制御電圧１０４をそれぞれ選択して
発振器８の位相制御入力へ加える。尚、制御電圧１０２
を入力基準クロック信号１０１が断となった場合、他の
構成により発振器８の位相制御入力へ加えてもよい。つ
まり、上述した変換器４、６、保持回路５、切替器７及
びアラーム検出器１３の機能を五つの制御回路で実施で
きる。
【００１２】以上説明した制御ループ構成により、主局
からの基準クロック信号１０１が正常である通常時にお
いては、発振器８は制御電圧１０２により制御されるの
で、その出力するクロック信号１０３は、基準クロック
信号１０１に完全に同期する。又、基準クロック信号１
０１が伝送路の障害などで断となった時は、発振器８は
制御電圧１０４により制御されるので、その出力するク
ロック信号１０３は、基準クロック信号１０１の断の前
の状態に同期しロックされる。一般に主局側の主発振器
は高安定度のものが使用され、急な周波数、位相の変動
はないので、完全な同期状態ではないが、実用的な同期
状態を長時間維持することができる。
からの基準クロック信号１０１が正常である通常時にお
いては、発振器８は制御電圧１０２により制御されるの
で、その出力するクロック信号１０３は、基準クロック
信号１０１に完全に同期する。又、基準クロック信号１
０１が伝送路の障害などで断となった時は、発振器８は
制御電圧１０４により制御されるので、その出力するク
ロック信号１０３は、基準クロック信号１０１の断の前
の状態に同期しロックされる。一般に主局側の主発振器
は高安定度のものが使用され、急な周波数、位相の変動
はないので、完全な同期状態ではないが、実用的な同期
状態を長時間維持することができる。
【００１３】
【発明の効果】以上説明したように本発明は、伝送路の
障害などで外部からの基準クロック信号が断となって
も、実用的な同期状態を長時間維持することができる。
この結果、従局から主局への回線断アラームなどの監視
信号を伝送することを可能にする効果がある。
障害などで外部からの基準クロック信号が断となって
も、実用的な同期状態を長時間維持することができる。
この結果、従局から主局への回線断アラームなどの監視
信号を伝送することを可能にする効果がある。
【図１】本実施例の構成を示すブロック図である。
【図２】従来例の構成を示すブロック図である。
【図３】伝送系のクロック同期の構成を示すブロック図
である。
である。
１ 比較器
２ フィルタ
３ 増幅器
４ Ａ／Ｄ変換器
５ 保持回路
６ Ｄ／Ａ変換器
７ 切替器
８ 発振器
９ 分周器
１３ アラーム検出器
Claims (3)
- 【請求項１】 位相制御を受ける発振器と、前記発振器
の出力する出力クロック信号と外部より供給される入力
基準クロック信号とを位相比較し位相差信号を出力する
比較器と、前記位相差信号の高周波分を除去し直流化す
るフィルタと、前記フィルタの出力信号を前記発振器へ
供給する位相制御のための位相制御信号に変換する制御
回路とを備え、前記制御回路は前記入力基準クロック信
号の入力断を検出して入力断信号を発生し、かつ通常時
は前記フィルタの出力信号を選択し前記入力断信号の発
生時は前記フィルタの出力信号を前記入力断信号の発生
前の状態に保持した信号を選択し前記位相制御信号とし
て送出することを特徴とするクロック同期回路。 - 【請求項２】 位相制御を受ける発振器と、前記発振器
の出力する出力クロック信号と外部より供給される入力
基準クロック信号とを位相比較し位相差信号を出力する
比較器と、前記位相差信号の高周波分を除去し直流化し
た第１の制御信号を出力するフィルタと、前記入力基準
クロック信号の入力断を検出し入力断信号を出力する検
出器と、前記第１の制御信号を前記入力断信号の発生前
の状態に保持した第２の制御信号を出力する保持回路
と、前記第１の制御信号と前記第２の制御信号とを入力
され通常時は前記第１の制御信号を選択し前記入力断信
号の発生時は前記第２の制御信号を選択し前記発振器に
位相制御のために入力する切替器とを備えることを特徴
とするクロック同期回路。 - 【請求項３】 前記保持回路は、前記第１の制御信号を
アナログ信号からデジタル信号に変換するＡ／Ｄ変換器
と、前記デジタル信号を入力され現在の入力信号を次の
入力まで保持するフリップフロップ回路と、前記フリッ
プフロップ回路の保持する前記デジタル信号を読み出し
アナログ信号に戻し前記第２の制御信号として出力する
Ｄ／Ａ変換器とを備えることを特徴とする請求項１記載
のクロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182805A JPH0530092A (ja) | 1991-07-24 | 1991-07-24 | クロツク同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182805A JPH0530092A (ja) | 1991-07-24 | 1991-07-24 | クロツク同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0530092A true JPH0530092A (ja) | 1993-02-05 |
Family
ID=16124744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182805A Pending JPH0530092A (ja) | 1991-07-24 | 1991-07-24 | クロツク同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0530092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332940B2 (en) | 2005-03-30 | 2008-02-19 | Sanyo Electric Co., Ltd. | Voltage hold circuit and clock synchronization circuit |
-
1991
- 1991-07-24 JP JP3182805A patent/JPH0530092A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332940B2 (en) | 2005-03-30 | 2008-02-19 | Sanyo Electric Co., Ltd. | Voltage hold circuit and clock synchronization circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |