JPH05299628A - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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- JPH05299628A JPH05299628A JP4125400A JP12540092A JPH05299628A JP H05299628 A JPH05299628 A JP H05299628A JP 4125400 A JP4125400 A JP 4125400A JP 12540092 A JP12540092 A JP 12540092A JP H05299628 A JPH05299628 A JP H05299628A
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Abstract
(57)【要約】
【目的】 ＣＭＤ受光素子を画素として用いた固体撮像
装置において、光感度特性を損なうことなく高密度化を
図る。 【構成】 ＣＭＤ受光素子からなる画素のゲート電極21
を、受光部となる多結晶シリコン26からなる第１のゲー
ト電極部22と、多結晶シリコン26と高融点金属層27の２
層構造からなる第２のゲート電極部23とで構成し、隣接
画素間のゲート電極21を第２のゲート電極部23で接続
し、ゲートラインとゲートコンタクトを省いて高密度化
を図る。
装置において、光感度特性を損なうことなく高密度化を
図る。 【構成】 ＣＭＤ受光素子からなる画素のゲート電極21
を、受光部となる多結晶シリコン26からなる第１のゲー
ト電極部22と、多結晶シリコン26と高融点金属層27の２
層構造からなる第２のゲート電極部23とで構成し、隣接
画素間のゲート電極21を第２のゲート電極部23で接続
し、ゲートラインとゲートコンタクトを省いて高密度化
を図る。
Description
【０００１】
【産業上の利用分野】この発明は、光生成電荷の蓄積に
よるポテンシャル変化でチャネル電流を制御する、内部
増幅機能を有し且つ非破壊読み出しが可能なＣＭＤ（Ch
arge Modulation Device）受光素子を光電変換素子とし
て用いた画素からなる固体撮像装置及びその製造方法に
関する。
よるポテンシャル変化でチャネル電流を制御する、内部
増幅機能を有し且つ非破壊読み出しが可能なＣＭＤ（Ch
arge Modulation Device）受光素子を光電変換素子とし
て用いた画素からなる固体撮像装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来、固体撮像素子としてＣＣＤやＭＯ
Ｓ型撮像素子が知られているが、これらの素子はいずれ
もフォトダイオードに蓄積された光生成電荷を、そのま
ま出力部まで移動させて信号電荷として直接読み取るよ
うに構成されている。そのためこれらの素子において
は、素子の小型化・多画素化に伴い出力信号のＳ／Ｎ比
が劣化するという問題点をもっているものである。
Ｓ型撮像素子が知られているが、これらの素子はいずれ
もフォトダイオードに蓄積された光生成電荷を、そのま
ま出力部まで移動させて信号電荷として直接読み取るよ
うに構成されている。そのためこれらの素子において
は、素子の小型化・多画素化に伴い出力信号のＳ／Ｎ比
が劣化するという問題点をもっているものである。
【０００３】これに対して、本件出願人は先に、画素毎
に増幅機能を有し且つ非破壊読み出しの可能なＣＭＤ受
光素子を提案した。このＣＭＤ受光素子の詳細な技術内
容については、1986年に開催されたInternational Elec
tron Device Meeting （ＩＥＤＭ）の予稿集の第353 〜
356 頁の“A NEW MOS IMAGE SENSOR OPERATING IN ANON
-DESTRUCTIVE READOUT MODE”と題する論文に示されて
いる。
に増幅機能を有し且つ非破壊読み出しの可能なＣＭＤ受
光素子を提案した。このＣＭＤ受光素子の詳細な技術内
容については、1986年に開催されたInternational Elec
tron Device Meeting （ＩＥＤＭ）の予稿集の第353 〜
356 頁の“A NEW MOS IMAGE SENSOR OPERATING IN ANON
-DESTRUCTIVE READOUT MODE”と題する論文に示されて
いる。
【０００４】かかるＣＭＤ受光素子を画素として用いた
固体撮像装置については種々の提案がなされているが、
その中ゲートコンタクト部の面積を低減するように構成
したものが、特開昭６３−２６１７４４号に開示されて
いる。図８に、その概略構成を示す。図において、
１-1，１-2は水平方向に隣接するＣＭＤ受光素子からな
る画素で、該ＣＭＤ受光素子のソース領域２を囲むよう
に形成した各ゲート電極３-1，３-2より、延長部
３-1a ，３-2a をそれぞれ交叉するように斜め方向に延
長させて交叉結合部４を一体的に形成している。そして
該ゲート電極交叉結合部４を、水平画素列間に配置され
た共通のゲートライン５に対して、１個のゲートコンタ
クト６を介して接続している。なお、７は浅いドレイン
領域で、８は分離領域を形成する深いドレイン領域であ
る。
固体撮像装置については種々の提案がなされているが、
その中ゲートコンタクト部の面積を低減するように構成
したものが、特開昭６３−２６１７４４号に開示されて
いる。図８に、その概略構成を示す。図において、
１-1，１-2は水平方向に隣接するＣＭＤ受光素子からな
る画素で、該ＣＭＤ受光素子のソース領域２を囲むよう
に形成した各ゲート電極３-1，３-2より、延長部
３-1a ，３-2a をそれぞれ交叉するように斜め方向に延
長させて交叉結合部４を一体的に形成している。そして
該ゲート電極交叉結合部４を、水平画素列間に配置され
た共通のゲートライン５に対して、１個のゲートコンタ
クト６を介して接続している。なお、７は浅いドレイン
領域で、８は分離領域を形成する深いドレイン領域であ
る。
【０００５】次に、このような構成のＣＭＤ受光素子を
用いて画素アレイを構成した場合の構成例を図９に示
す。図９において、１-1，１-2は水平方向に隣接するＣ
ＭＤ受光素子からなる画素、２はソース領域、３-1，３
-2は各画素１-1，１-2の各ソース領域２を囲むように第
１ポリシリコンで形成されたゲート電極であり、そして
図７に示したと同様に、該ゲート電極３-1，３-2から延
長部３-1a ，３-2a をそれぞれ交叉するように斜め方向
に延長させてゲート電極結合部４を形成している。５は
水平方向に配列された画素列間に沿って前記ゲート電極
結合部４上を通るように配置されている、第２ポリシリ
コンで形成されたゲートラインで、該ゲートライン５に
は１つのゲートコンタクト６を介して前記ゲート電極結
合部４が接続されている。７は浅い拡散領域で形成され
ている浅いドレイン領域、８は深い拡散領域で形成され
ている深いドレイン領域で、各画素間の分離領域を構成
している。９はソースラインで、垂直方向に配列された
各画素の各ソース領域２上を通るように配置され、各画
素のソース領域２とソースコンタクト10により接続され
ている。11はドレインラインで、前記ゲート電極結合部
４の配置されていない画素間において垂直方向に配置さ
れており、深いドレイン領域８とドレインコンタクト12
を介して接続されている。
用いて画素アレイを構成した場合の構成例を図９に示
す。図９において、１-1，１-2は水平方向に隣接するＣ
ＭＤ受光素子からなる画素、２はソース領域、３-1，３
-2は各画素１-1，１-2の各ソース領域２を囲むように第
１ポリシリコンで形成されたゲート電極であり、そして
図７に示したと同様に、該ゲート電極３-1，３-2から延
長部３-1a ，３-2a をそれぞれ交叉するように斜め方向
に延長させてゲート電極結合部４を形成している。５は
水平方向に配列された画素列間に沿って前記ゲート電極
結合部４上を通るように配置されている、第２ポリシリ
コンで形成されたゲートラインで、該ゲートライン５に
は１つのゲートコンタクト６を介して前記ゲート電極結
合部４が接続されている。７は浅い拡散領域で形成され
ている浅いドレイン領域、８は深い拡散領域で形成され
ている深いドレイン領域で、各画素間の分離領域を構成
している。９はソースラインで、垂直方向に配列された
各画素の各ソース領域２上を通るように配置され、各画
素のソース領域２とソースコンタクト10により接続され
ている。11はドレインラインで、前記ゲート電極結合部
４の配置されていない画素間において垂直方向に配置さ
れており、深いドレイン領域８とドレインコンタクト12
を介して接続されている。
【０００６】図10に、図９に示したＣＭＤ受光素子をア
レイ状に配列して構成した固体撮像装置の等価回路の一
部を示す。各画素を構成するＣＭＤ受光素子１-1，１-2
のソースはソースライン（出力ライン）９に、ドレイン
はドレインライン（電源ライン）12に、ゲート電極はゲ
ートライン（制御ライン）５にそれぞれ接続されるよう
になっている。
レイ状に配列して構成した固体撮像装置の等価回路の一
部を示す。各画素を構成するＣＭＤ受光素子１-1，１-2
のソースはソースライン（出力ライン）９に、ドレイン
はドレインライン（電源ライン）12に、ゲート電極はゲ
ートライン（制御ライン）５にそれぞれ接続されるよう
になっている。
【０００７】
【発明が解決しようとする課題】ところで、上記ＣＭＤ
受光素子を画素として用いた固体撮像装置においては、
ソース，ドレイン及びゲートの３種の電極を必要とし、
また上記各電極への配線ラインを必要とし、各配線ライ
ンは寄生抵抗を極力小さくするため、Al等の金属配線が
用いられている。通常、ソースライン及びドレインライ
ンには第１層Al配線、ゲートラインには第２層Al配線が
用いられている。
受光素子を画素として用いた固体撮像装置においては、
ソース，ドレイン及びゲートの３種の電極を必要とし、
また上記各電極への配線ラインを必要とし、各配線ライ
ンは寄生抵抗を極力小さくするため、Al等の金属配線が
用いられている。通常、ソースライン及びドレインライ
ンには第１層Al配線、ゲートラインには第２層Al配線が
用いられている。
【０００８】しかしながら、このように３つの配線ライ
ンを必要とするため、画素アレイを高密度化する場合に
は次のような問題点がある。すなわち、 （１）３種の金属配線ラインに覆われるため、開口率が
小さくなる。 （２）各画素毎に、ドレイン及びゲートコンタクトを形
成することが不可能となり、画素アレイの対称性が確保
できなくなる。 （３）微小な画素内に多数のコンタクトを形成するた
め、製造プロセスが難しくなる。 したがって、上記問題点により高密度が困難である。
ンを必要とするため、画素アレイを高密度化する場合に
は次のような問題点がある。すなわち、 （１）３種の金属配線ラインに覆われるため、開口率が
小さくなる。 （２）各画素毎に、ドレイン及びゲートコンタクトを形
成することが不可能となり、画素アレイの対称性が確保
できなくなる。 （３）微小な画素内に多数のコンタクトを形成するた
め、製造プロセスが難しくなる。 したがって、上記問題点により高密度が困難である。
【０００９】本発明は、従来のＣＭＤ受光素子を用いた
固体撮像装置における上記問題点を解消するためなされ
たもので、画素の高密度化を可能とする固体撮像装置及
びその製造方法を提供することを目的とする。
固体撮像装置における上記問題点を解消するためなされ
たもので、画素の高密度化を可能とする固体撮像装置及
びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明に係る固体撮像装置は、ソース，ド
レイン及びゲート電極を備え、内部増幅機能を有するＣ
ＭＤ受光素子を画素として用い、該画素を複数個配置し
てなる固体撮像装置において、前記画素を構成するＣＭ
Ｄ受光素子のゲート電極を、受光部となる第１のゲート
電極部と低抵抗の第２のゲート電極部とで構成し、隣接
画素のゲート電極間を前記第２のゲート電極部と同一の
構成部材で接続して構成するものである。
決するため、本発明に係る固体撮像装置は、ソース，ド
レイン及びゲート電極を備え、内部増幅機能を有するＣ
ＭＤ受光素子を画素として用い、該画素を複数個配置し
てなる固体撮像装置において、前記画素を構成するＣＭ
Ｄ受光素子のゲート電極を、受光部となる第１のゲート
電極部と低抵抗の第２のゲート電極部とで構成し、隣接
画素のゲート電極間を前記第２のゲート電極部と同一の
構成部材で接続して構成するものである。
【００１１】このように構成することにより、ゲートラ
イン用のAl配線及びコンタクトが不要となり、画素サイ
ズの縮小化，高密度が可能となり、小型で高画質の固体
撮像装置を実現することができる。
イン用のAl配線及びコンタクトが不要となり、画素サイ
ズの縮小化，高密度が可能となり、小型で高画質の固体
撮像装置を実現することができる。
【００１２】
【実施例】次に実施例について説明する。図１の（Ａ）
は、本発明に係る固体撮像装置の第１実施例の一画素部
分を示す平面図で、図１の（Ｂ）は、図１の（Ａ）のＡ
−Ａ′線に沿った断面図である。図１の（Ａ）におい
て、１点鎖線で囲まれた領域20がＣＭＤ受光素子からな
る１画素を構成しており、該画素のゲート電極21は受光
部となる第１のゲート電極部22と、配線ラインとしても
機能する低抵抗の第２のゲート電極部23とで構成されて
いる。ゲート電極21で囲まれるように形成されているソ
ース領域24及びゲート電極21を囲むように形成されてい
るドレイン領域25の構成は従来のものと同一である。
は、本発明に係る固体撮像装置の第１実施例の一画素部
分を示す平面図で、図１の（Ｂ）は、図１の（Ａ）のＡ
−Ａ′線に沿った断面図である。図１の（Ａ）におい
て、１点鎖線で囲まれた領域20がＣＭＤ受光素子からな
る１画素を構成しており、該画素のゲート電極21は受光
部となる第１のゲート電極部22と、配線ラインとしても
機能する低抵抗の第２のゲート電極部23とで構成されて
いる。ゲート電極21で囲まれるように形成されているソ
ース領域24及びゲート電極21を囲むように形成されてい
るドレイン領域25の構成は従来のものと同一である。
【００１３】そして、図１の（Ｂ）に示すように、第１
のゲート電極部22は多結晶シリコン26で形成され、第２
のゲート電極部23は多結晶シリコン26と高融点金属層27
の２層構造で構成されている。
のゲート電極部22は多結晶シリコン26で形成され、第２
のゲート電極部23は多結晶シリコン26と高融点金属層27
の２層構造で構成されている。
【００１４】このように構成したＣＭＤ画素のゲート電
極21の第２のゲート電極部23を隣接画素間で接続するこ
とにより、ゲートラインを省くことができ、従来の光感
度特性を保持したまま高密度化を図ることが可能とな
る。
極21の第２のゲート電極部23を隣接画素間で接続するこ
とにより、ゲートラインを省くことができ、従来の光感
度特性を保持したまま高密度化を図ることが可能とな
る。
【００１５】図２は、図１の（Ａ），（Ｂ）に示した第
１実施例の１画素を２×２配列構成としたアレイの構成
例で、図１の（Ａ）に示した画素と同一部分には同一符
号を付して示している。24はソース領域であり、各ソー
ス領域24は第１及び第２のゲート電極部22，23よりなる
ゲート電極21で囲まれており、水平方向に配列されてい
る各画素の各ゲート電極21は水平方向に延長された第２
のゲート電極部23により、水平方向に結合されている。
また各ゲート電極21は、ドレイン領域25に囲まれてい
る。そして垂直方向に配列された各画素の各ソース領域
24は、垂直方向に配置された配線で接続され、垂直出力
ライン28を構成している。また各ドレイン領域25は電源
ライン29に接続されている。なお30はソースコンタク
ト、31はドレインコンタクトである。
１実施例の１画素を２×２配列構成としたアレイの構成
例で、図１の（Ａ）に示した画素と同一部分には同一符
号を付して示している。24はソース領域であり、各ソー
ス領域24は第１及び第２のゲート電極部22，23よりなる
ゲート電極21で囲まれており、水平方向に配列されてい
る各画素の各ゲート電極21は水平方向に延長された第２
のゲート電極部23により、水平方向に結合されている。
また各ゲート電極21は、ドレイン領域25に囲まれてい
る。そして垂直方向に配列された各画素の各ソース領域
24は、垂直方向に配置された配線で接続され、垂直出力
ライン28を構成している。また各ドレイン領域25は電源
ライン29に接続されている。なお30はソースコンタク
ト、31はドレインコンタクトである。
【００１６】図３は、第２実施例における、画素を２×
２配列して構成したアレイを示す平面図であり、図１及
び図２に示した第１実施例と同一又は対応する部材には
同一符号を付して示している。この実施例は、垂直出力
ライン28を垂直方向に配列された画素間及びドレインコ
ンタクト31上に配置し、有効受光部すなわち開口率を大
きくするようにしたものである。この実施例における出
力ライン28及び電源ライン29は第１層及び第２層配線に
分けて配線することができる。またソースコンタクト30
を多結晶シリコンを介して第２層配線に接続するように
構成してもよい。
２配列して構成したアレイを示す平面図であり、図１及
び図２に示した第１実施例と同一又は対応する部材には
同一符号を付して示している。この実施例は、垂直出力
ライン28を垂直方向に配列された画素間及びドレインコ
ンタクト31上に配置し、有効受光部すなわち開口率を大
きくするようにしたものである。この実施例における出
力ライン28及び電源ライン29は第１層及び第２層配線に
分けて配線することができる。またソースコンタクト30
を多結晶シリコンを介して第２層配線に接続するように
構成してもよい。
【００１７】図４は、第３実施例における、画素を２×
２配列して構成したアレイを示す平面図であり、図１〜
図３に示した第１及び第２実施例と同一又は対応する部
材には同一符号を付して示している。この実施例は、図
３に示した第２実施例において、第１のゲート電極部22
を第２のゲート電極部23で囲むように、ゲート電極21を
構成したものであり、上記第２実施例と同等の作用効果
が得られるものである。
２配列して構成したアレイを示す平面図であり、図１〜
図３に示した第１及び第２実施例と同一又は対応する部
材には同一符号を付して示している。この実施例は、図
３に示した第２実施例において、第１のゲート電極部22
を第２のゲート電極部23で囲むように、ゲート電極21を
構成したものであり、上記第２実施例と同等の作用効果
が得られるものである。
【００１８】また上記第１〜第３実施例では、電源ライ
ン29を水平方向に配置したものを示したが、電源ライン
は網目状に配置することもでき、この場合は画素間の遮
光を兼ねさせることができる。更にまた画素アレイの中
の一部の画素をダークレベル出力用画素として用いた場
合、前記電源ラインをダークレベル出力用画素の遮光膜
として兼用させることもできる。
ン29を水平方向に配置したものを示したが、電源ライン
は網目状に配置することもでき、この場合は画素間の遮
光を兼ねさせることができる。更にまた画素アレイの中
の一部の画素をダークレベル出力用画素として用いた場
合、前記電源ラインをダークレベル出力用画素の遮光膜
として兼用させることもできる。
【００１９】次に本発明において、ゲート電極を受光部
となる第１のゲート電極部と低抵抗の第２のゲート電極
部で構成した点について、更に詳細に説明する。まずＣ
ＭＤ受光素子を水平方向にｎ個配列して構成した固体撮
像装置の回路構成を図５の（Ａ）に示す（なお垂直方向
は２列のみ示している）。各水平方向に配列したＣＭＤ
受光素子40-1，・・・ 40-i，・・・ 40-nのゲート電極は、垂
直シフトレジスタ41の出力に接続され、順次駆動される
ようになっている。図５の（Ａ）に示した固体撮像装置
の等価回路を図５の（Ｂ）に示す。この等価回路は、水
平ライン（ゲートライン）の配線抵抗Ｒの各画素の負荷
容量Ｃの分布常数回路となる。負荷容量Ｃは、主にＣＭ
Ｄ受光素子のゲート容量に支配されている。なお図５の
（Ａ），（Ｂ）において、Ｎ1 ，・・・ Ｎi ，・・・ Ｎn は
各画素のゲート接続部を表している。
となる第１のゲート電極部と低抵抗の第２のゲート電極
部で構成した点について、更に詳細に説明する。まずＣ
ＭＤ受光素子を水平方向にｎ個配列して構成した固体撮
像装置の回路構成を図５の（Ａ）に示す（なお垂直方向
は２列のみ示している）。各水平方向に配列したＣＭＤ
受光素子40-1，・・・ 40-i，・・・ 40-nのゲート電極は、垂
直シフトレジスタ41の出力に接続され、順次駆動される
ようになっている。図５の（Ａ）に示した固体撮像装置
の等価回路を図５の（Ｂ）に示す。この等価回路は、水
平ライン（ゲートライン）の配線抵抗Ｒの各画素の負荷
容量Ｃの分布常数回路となる。負荷容量Ｃは、主にＣＭ
Ｄ受光素子のゲート容量に支配されている。なお図５の
（Ａ），（Ｂ）において、Ｎ1 ，・・・ Ｎi ，・・・ Ｎn は
各画素のゲート接続部を表している。
【００２０】この構成において、シフトレジスタ41より
理想駆動パルス42が印加されたときの各画素のゲート接
続部Ｎ1 ，Ｎi ，Ｎn のゲート電位波形43，44，45を図
６の（Ａ）に示す。この図からわかるように、シフトレ
ジスタ41より離れるに従って、各画素のゲート電位の立
ち上がりは、ｔ1 ，ｔi ，ｔn で示すように遅くなる。
撮像装置として動作させるためには、この遅れが、ある
値の範囲内にあることが必要である。すなわち水平ライ
ンの配線としては低抵抗材料とする必要がある。
理想駆動パルス42が印加されたときの各画素のゲート接
続部Ｎ1 ，Ｎi ，Ｎn のゲート電位波形43，44，45を図
６の（Ａ）に示す。この図からわかるように、シフトレ
ジスタ41より離れるに従って、各画素のゲート電位の立
ち上がりは、ｔ1 ，ｔi ，ｔn で示すように遅くなる。
撮像装置として動作させるためには、この遅れが、ある
値の範囲内にあることが必要である。すなわち水平ライ
ンの配線としては低抵抗材料とする必要がある。
【００２１】ゲート電極を構成する第１の電極部及び第
２の電極部を、同一の多結晶シリコンのみで構成するこ
とによって、高密度化することは可能であるが、水平方
向に配列されている各画素のゲート電位の遅れをある範
囲内におさめることはできない。図６の（Ｂ）に、水平
ラインとしてAl，多結晶シリコン，高融点金属を用い、
水平1000画素のアレイを構成した場合における、シフト
レジスタ出力端より最も遠い位置における画素のゲート
電位波形46，47，48と、電位の立ち上がりの遅れｔ
n(AL) ，ｔn(poly) ，ｔn(R, M) を示す。
２の電極部を、同一の多結晶シリコンのみで構成するこ
とによって、高密度化することは可能であるが、水平方
向に配列されている各画素のゲート電位の遅れをある範
囲内におさめることはできない。図６の（Ｂ）に、水平
ラインとしてAl，多結晶シリコン，高融点金属を用い、
水平1000画素のアレイを構成した場合における、シフト
レジスタ出力端より最も遠い位置における画素のゲート
電位波形46，47，48と、電位の立ち上がりの遅れｔ
n(AL) ，ｔn(poly) ，ｔn(R, M) を示す。
【００２２】なお画素の容量を40ｆＦ／画素とし、Al，
多結晶シリコン，高融点金属の層抵抗値ＲS を下記のよ
うにした場合は、ゲート電位の遅れは次のようになる。 Al（ＲS ≒30ｍΩ／□）：ｔn(AL) ＝５〜10nsec 多結晶シリコン（ＲS ≒数十Ω／□）：ｔn(poly) ＝数
十μsec 高融点金属（ＲS ≒数百ｍΩ／□）：ｔn(R, M) ＝数十
nsec
多結晶シリコン，高融点金属の層抵抗値ＲS を下記のよ
うにした場合は、ゲート電位の遅れは次のようになる。 Al（ＲS ≒30ｍΩ／□）：ｔn(AL) ＝５〜10nsec 多結晶シリコン（ＲS ≒数十Ω／□）：ｔn(poly) ＝数
十μsec 高融点金属（ＲS ≒数百ｍΩ／□）：ｔn(R, M) ＝数十
nsec
【００２３】このように高融点金属を用いることによ
り、水平ライン層の抵抗値は１Ω／□以下となり、Al配
線とほぼ近い特性が得られ、したがって受光部となる第
１の電極部と高融点金属を用いた低抵抗の第２の電極部
とでゲート電極を構成することにより、十分動作可能な
固体撮像装置を得ることができる。
り、水平ライン層の抵抗値は１Ω／□以下となり、Al配
線とほぼ近い特性が得られ、したがって受光部となる第
１の電極部と高融点金属を用いた低抵抗の第２の電極部
とでゲート電極を構成することにより、十分動作可能な
固体撮像装置を得ることができる。
【００２４】次に本発明に係る固体撮像装置の製造方法
の実施例について説明する。図７は、製造方法の基本的
な実施例を説明するための製造工程を示す図である。ま
ず図７の（Ａ）に示すように、エピタキシャル層を形成
した基板50上に、ゲート酸化膜51，多結晶シリコン52，
Ti，Mo，Ta，Ｗなどの高融点金属53，耐酸化性膜54を順
次形成する。次いで図７の（Ｂ）に示すように、前記各
層51，52，53，54をフォトエッチングしてゲート電極部
61を形成する。次に図７の（Ｃ）に示すように、受光部
用の第１のゲート電極部となる領域の耐酸化性膜54及び
高融点金属53を選択的にエッチング除去し、第１のゲー
ト電極部62を形成する。次に図７の（Ｄ）に示すよう
に、酸化性雰囲気中での熱処理により、多結晶シリコン
52からなる第１のゲート電極部62を選択的に酸化し、多
結晶シリコンが所望の分光感度特性もつような膜厚とな
るように酸化膜63を形成する。次いで、図７の（Ｅ）に
示すように、エピタキシャル層と同一タイプの不純物を
イオン注入し、拡散処理によりソース及びドレイン領域
64，65を形成し、図７の（Ｆ）に示すように、ソース及
びドレイン領域64，65にコンタクト66，67を形成し、配
線を行って固体撮像装置を完成する。
の実施例について説明する。図７は、製造方法の基本的
な実施例を説明するための製造工程を示す図である。ま
ず図７の（Ａ）に示すように、エピタキシャル層を形成
した基板50上に、ゲート酸化膜51，多結晶シリコン52，
Ti，Mo，Ta，Ｗなどの高融点金属53，耐酸化性膜54を順
次形成する。次いで図７の（Ｂ）に示すように、前記各
層51，52，53，54をフォトエッチングしてゲート電極部
61を形成する。次に図７の（Ｃ）に示すように、受光部
用の第１のゲート電極部となる領域の耐酸化性膜54及び
高融点金属53を選択的にエッチング除去し、第１のゲー
ト電極部62を形成する。次に図７の（Ｄ）に示すよう
に、酸化性雰囲気中での熱処理により、多結晶シリコン
52からなる第１のゲート電極部62を選択的に酸化し、多
結晶シリコンが所望の分光感度特性もつような膜厚とな
るように酸化膜63を形成する。次いで、図７の（Ｅ）に
示すように、エピタキシャル層と同一タイプの不純物を
イオン注入し、拡散処理によりソース及びドレイン領域
64，65を形成し、図７の（Ｆ）に示すように、ソース及
びドレイン領域64，65にコンタクト66，67を形成し、配
線を行って固体撮像装置を完成する。
【００２５】なお上記製造方法は基本的なものであり、
次に示すような製造工程を併用することができる。 （１）ＣＭＤ受光素子のゲート長をエピタキシャル層の
選択酸化によって決定する工程 （２）多結晶シリコンの選択酸化時に、高融点金属と多
結晶シリコンの界面でのシリサイド化を極力防止し、残
存金属層がなるべく大になるように、900 ℃以下で熱処
理を行う。 （３）第２のゲート電極部の多結晶シリコンの厚さを、
40〜80nmとする。 （４）上部にマイクロレンズを形成する。 （５）高融点金属とオーミック接続をとるために、また
多結晶シリコンをできるだけ低抵抗とするために、多結
晶シリコンに予め不純物をドープしておくこと。
次に示すような製造工程を併用することができる。 （１）ＣＭＤ受光素子のゲート長をエピタキシャル層の
選択酸化によって決定する工程 （２）多結晶シリコンの選択酸化時に、高融点金属と多
結晶シリコンの界面でのシリサイド化を極力防止し、残
存金属層がなるべく大になるように、900 ℃以下で熱処
理を行う。 （３）第２のゲート電極部の多結晶シリコンの厚さを、
40〜80nmとする。 （４）上部にマイクロレンズを形成する。 （５）高融点金属とオーミック接続をとるために、また
多結晶シリコンをできるだけ低抵抗とするために、多結
晶シリコンに予め不純物をドープしておくこと。
【００２６】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＣＭＤ受光素子の光感度特性を損なう
ことなく高密度化が可能な固体撮像装置を実現すること
ができる。また本発明に係る製造方法によれば、上記構
成の固体撮像装置を容易に製造することができる。
本発明によれば、ＣＭＤ受光素子の光感度特性を損なう
ことなく高密度化が可能な固体撮像装置を実現すること
ができる。また本発明に係る製造方法によれば、上記構
成の固体撮像装置を容易に製造することができる。
【図１】本発明に係る固体撮像装置の第１実施例の一画
素部分を示す平面図及び断面図である。
素部分を示す平面図及び断面図である。
【図２】図１に示した画素を２×２配列としたアレイの
構成例を示す平面図である。
構成例を示す平面図である。
【図３】第２実施例の２×２配列の画素アレイを示す平
面図である。
面図である。
【図４】第３実施例の２×２配列の画素アレイを示す平
面図である。
面図である。
【図５】ＣＭＤ受光素子を水平方向にｎ個配列した固体
撮像装置の回路構成図及びその等価回路を示す図であ
る。
撮像装置の回路構成図及びその等価回路を示す図であ
る。
【図６】水平方向に配列した各画素のゲート電位の立ち
上がり特性を示す図である。
上がり特性を示す図である。
【図７】本発明に係る固体撮像装置の製造方法の実施例
を説明するための製造工程を示す図である。
を説明するための製造工程を示す図である。
【図８】従来のＣＭＤ受光素子を用いた固体撮像装置の
構成例の基本構成を示す図である。
構成例の基本構成を示す図である。
【図９】図８に示した固体撮像装置の具体的なアレイ構
成を示す図である。
成を示す図である。
【図10】図８に示したアレイ構成の等価回路を示す図で
ある。
ある。
21 ゲート電極 22 第１のゲート電極部 23 第２のゲート電極部 24 ソース 25 ドレイン 26 多結晶シリコン 27 高融点金属 28 出力ライン 29 電源ライン
Claims (11)
- 【請求項１】 ソース，ドレイン及びゲート電極を備
え、内部増幅機能を有するＣＭＤ受光素子を画素として
用い、該画素を複数個配置してなる固体撮像装置におい
て、前記画素を構成するＣＭＤ受光素子のゲート電極
を、受光部となる第１のゲート電極部と低抵抗の第２の
ゲート電極部とで構成し、隣接画素のゲート電極間を前
記第２のゲート電極部と同一の構成部材で接続したこと
を特徴とする固体撮像装置。 - 【請求項２】 前記第１のゲート電極部は、厚さが30〜
80nmの多結晶シリコンで構成されていることを特徴とす
る請求項１記載の固体撮像装置。 - 【請求項３】 前記第２のゲート電極部は、１Ω／□以
下の層抵抗値をもつ部材で構成されていることを特徴と
する請求項１又は２記載の固体撮像装置。 - 【請求項４】 前記第２のゲート電極部は、多結晶シリ
コンと高融点金属の２層構造で構成されていることを特
徴とする請求項１〜３のいずれか１項に記載の固体撮像
装置。 - 【請求項５】 前記第２のゲート電極部は、多結晶シリ
コンとシリサイドと高融点金属の複層構造で構成されて
いることを特徴とする請求項１〜３のいずれか１項に記
載の固体撮像装置。 - 【請求項６】 前記高融点金属は、Ti，Mo，Ta，Ｗのい
ずれかであることを特徴とする請求項４又は５記載の固
体撮像装置。 - 【請求項７】 前記各画素を構成するＣＭＤ受光素子の
ドレインへの電源配線を網目状に配置し、画素間の分離
用遮光膜とすることを特徴とする請求項１〜６のいずれ
か１項に記載の固体撮像装置。 - 【請求項８】 前記画素を構成するＣＭＤ受光素子の一
部をダークレベル出力用として用い、前記ドレインへの
電源配線を前記ダークレベル出力用ＣＭＤ受光素子の遮
光膜に兼用させたことを特徴とする請求項７記載の固体
撮像装置。 - 【請求項９】 受光部となる第１のゲート電極部と低抵
抗の第２のゲート電極部とからなるゲート電極を有する
ＣＭＤ受光素子を画素として用いた固体撮像装置の製造
方法において、半導体基板上に、薄い酸化膜，多結晶シ
リコン，高融点金属及び耐酸化膜を順次形成する工程
と、前記各膜をフォトエッチングして所望形状のゲート
電極部を形成する工程と、前記ゲート電極部のうち、第
１のゲート電極部となる部分の耐酸化性膜及び高融点金
属を順次エッチング除去する工程と、熱処理により、前
記第１のゲート電極部となる部分に残された多結晶シリ
コンを選択的に酸化し、その膜厚を所望の厚さとして第
１のゲート電極部を形成すると共に、前記ゲート電極部
のうち受光部となる第１のゲート電極部以外の多結晶シ
リコンと高融点金属との界面をシリサイド化して第２の
ゲート電極部を形成する熱処理工程とを有することを特
徴とする固体撮像装置の製造方法。 - 【請求項10】 前記熱処理工程における熱処理温度は、
900 ℃以下であることを特徴とする請求項９記載の固体
撮像装置の製造方法。 - 【請求項11】 前記多結晶シリコンに予め不純物がドー
プされていることを特徴とする請求９又は10記載の固体
撮像装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12540092A JP3228552B2 (ja) | 1992-04-20 | 1992-04-20 | 固体撮像装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12540092A JP3228552B2 (ja) | 1992-04-20 | 1992-04-20 | 固体撮像装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299628A true JPH05299628A (ja) | 1993-11-12 |
| JP3228552B2 JP3228552B2 (ja) | 2001-11-12 |
Family
ID=14909198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12540092A Expired - Fee Related JP3228552B2 (ja) | 1992-04-20 | 1992-04-20 | 固体撮像装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228552B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282961A (ja) * | 2007-05-10 | 2008-11-20 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JP2010187022A (ja) * | 2010-05-17 | 2010-08-26 | Sony Corp | 固体撮像装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102602930B1 (ko) * | 2021-08-04 | 2023-11-16 | 주식회사 우신홀딩스 | 조립식 플라스틱 팔레트 |
-
1992
- 1992-04-20 JP JP12540092A patent/JP3228552B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2008282961A (ja) * | 2007-05-10 | 2008-11-20 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
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| Publication number | Publication date |
|---|---|
| JP3228552B2 (ja) | 2001-11-12 |
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