JPH09307092A - 増幅型固体撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】 画素ＭＯＳトランジスタを有する増幅型固体
撮像素子において、ブルーミングの発生を阻止し、かつ
単位画素内及びデバイス内画素のポテンシャルの均一化
を図る。 【解決手段】 リング状ゲート構造の画素ＭＯＳトラン
ジスタ２６Ｃのドレイン領域下にこのドレイン領域と同
導電型のチャネルストップ領域４７を有し、チャネルス
トップ領域４７はチャネルと平行方向の長さＬ₁ を均一
にして画素全周にわたって形成されて成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型固体撮像素
子に関する。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、ＣＣＤ固体撮像素子に代わってスミアが無
く、微細画素の実現が可能である増幅型固体撮像素子が
開発されている。この増幅型固体撮像素子は、画素毎に
光信号を増幅するためのＭＯＳ型トランジスタを備え、
光電変換により画素に蓄積された電荷をトランジスタの
電流変調として信号を読み出すように構成されている。

【０００３】

【発明が解決しようとする課題】図１４〜図１７は、先
に提案した増幅型固体撮像素子を示す。この増幅型固体
撮像素子１は、図１５に示すように、第１導電型例えば
ｐ型のシリコン半導体基板２上に第２導電型即ちｎ型の
半導体領域、即ちオーバーフローバリア領域３及びｐ型
の半導体ウエル領域４が形成され、このｐ型半導体ウエ
ル領域４上にＳｉＯ₂ 等によるゲート絶縁膜５を介して
光を透過しうるリング状のゲート電極６が形成され、そ
のリング状のゲート電極６の内側及び外側に対応するｐ
型半導体ウエル領域４にゲート電極６をマスクとするセ
ルファラインにて夫々ｎ型のソース領域７及びドレイン
領域８が形成され、ここに１画素となるＭＯＳ型トラン
ジスタ（以下画素ＭＯＳトランジスタと称する）９が構
成される。リング状のゲート電極６は、光をできるだけ
吸収しないように薄いか、透明の材料が選ばれ、この例
では薄膜の多結晶シリコンが用いられる。

【０００４】この画素ＭＯＳトランジスタ９が、図１４
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ９のソース領域７が
垂直方向に沿って形成された例えば第１層Ａｌによる共
通の信号線１１に接続れ、この信号線１１と直交するよ
うに画素ＭＯＳトランジスタ９の各行間に対応する位置
に例えば第２層Ａｌによる垂直選択線１２が水平方向に
沿って形成される。

【０００５】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ９のリング状のゲート電極に電気的に
接続された配線層、例えばＵ字型のコンタクトバッファ
層１３が形成され、このコンタクトバッファ層１３の中
間部が垂直選択線１２に電気的に接続される。１５はコ
ンタクトバッファ層１３と垂直選択線１２とのコンタク
ト部、１６はソース領域７と信号線１１とのコンタクト
部である。

【０００６】更に、コンタクトバッファ層１３にまたが
らない画素ＭＯＳトランジスタ９間にドレイン領域８に
接続した例えば第１層Ａｌによるドレイン電源線１８が
形成される。１７はドレイン領域８とドレイン電源線１
８とのコンタクト部である。

【０００７】この画素ＭＯＳトランジスタ９では、図１
５に示すように、リング状のゲート電極６を透過した光
が電子−正孔を発生し、このうち正孔ｈが信号電荷とし
てリング状のゲート電極６下のｐ型半導体ウエル領域４
に蓄積される。垂直選択線１２を通してリング状のゲー
ト電極６に高い電圧が印加され、画素ＭＯＳトランジス
タ９がオンすると、ドレイン電流（いわゆるチャンネル
電流）Ｉｄが表面のチャンネルに流れ、このドレイン電
流Ｉｄが信号電荷ｈにより変化を受けるので、このドレ
イン電流Ｉｄを信号線１１を通して出力し、その変化量
を信号出力とする。

【０００８】ところで、上述の比較例として示した増幅
型固体撮像素子１においては、画素ＭＯＳトランジスタ
９の部分を示す図１６及び図１７に示すように、ｐ型半
導体ウエル領域４に対してｎ型のソース領域７及びドレ
イン領域８のみが形成された構成である。このため、図
１８の画素ＭＯＳトランジスタの電荷蓄積状態における
ポテンシャルのシミュレーションで示すように、チャネ
ルストップとしてのドレイン部分のポテンシャルバリ
ア、即ち隣接画素との間のポテンシャルの高さがドレイ
ン領域の表面以外では十分に確保しにくかった。また、
オーバーフローバリア領域３の基板方向のポテンシャル
バリアもｐ型ウエル領域４による拡散電位程度であり、
基板に対するポテンシャルバリアとして不十分であっ
た。このため、隣接画素へのブルーミングや、基板への
オーバーフローや、基板からの電荷注入が起きやすく、
ゲート電極下のいわゆるセンサ部に蓄積する信号電荷量
も少ない傾向にあった。

【０００９】本発明は、上述の点に鑑み、隣接画素への
ブルーミングの発生を抑え、信号電荷量、出力電圧、ダ
イナミックレンジの増加を図ることができる増幅型固体
撮像素子を提供するものである。

【００１０】本発明は、隣接画素へのブルーミングの発
生を抑え、信号電荷量、出力電圧、ダイナミックレンジ
等の増加を図ると共に、さらに、単一画素内及びデバイ
ス内画素のポテンシャルの均一化を図ることができる増
幅型固体撮像素子を提供するものである。

【００１１】

【課題を解決するための手段】本発明に係る増幅型固体
撮像素子は、画素トランジスタのドレイン領域下にチャ
ネルストップ領域を有し、このチャネルストップ領域が
画素間のドレイン領域下の全てに形成された構成とす
る。このように、画素間のドレイン領域下の全てにチャ
ネルストップ領域が形成されることにより、このチャネ
ルストップ領域によるポテンシャルバリアによって、隣
接する画素トランジスタ側へ蓄積された信号電荷が漏れ
出ることが阻止され、いわゆるブルーミングの発生を抑
制できる。また、信号電荷量も増加し、出力電圧、ダイ
ナミックレンジの増加が図れる。

【００１２】本発明に係る増幅型固体撮像素子は、画素
トランジスタのドレイン領域下にチャネルストップ領域
を有し、このチャネルストップ領域がチャネルと平行方
向の長さを均一にして画素全周にわたって形成された構
成とする。このようにチャネルストップ領域を、均一な
長さで画素全周にわたって形成することにより、ブルー
ミングの発生を抑制し、信号電荷量、出力電圧、ダイナ
ミックレンジの増加を図ると共に、単一画素内及びデバ
イス内画素のポテンシャルの均一化が図れる。

【００１３】本発明に係る増幅型固体撮像素子は、画素
トランジスタのドレイン領域下にチャネルストップ領域
を有し、このチャネルストップ領域が画素中心からチャ
ネル中央部までの距離に比例した長さで画素全周にわた
って形成された構成とする。このように、チャネルスト
ップ領域を画素中心からチャネル中央部までの距離に比
例した長さで画素全周にわたって形成することにより、
ブルーミングの発生を抑制し、信号電荷量、出力電圧、
ダイナミックレンジの増加を図ると共に、単一画素内及
びデバイス内画素のポテンシャルの均一化が図れる。

【００１４】

【発明の実施の形態】本発明に係る増幅型固体撮像素子
は、リング状ゲート構造の画素トランジスタのドレイン
領域下に、このドレイン領域と同導電型のチャネルスト
ップ領域を有し、チャネルストップ領域が画素間のドレ
イン領域下の全てに形成された構成とする。

【００１５】本発明に係る増幅型固体撮像素子は、リン
グ状ゲート構造の画素トランジスタのドレイン領域下
に、このドレイン領域と同導電型のチャネルストップ領
域を有し、チャネルストップ領域がチャネルと平行方向
の長さを均一にして画素全周にわたって形成された構成
とする。

【００１６】本発明は、上記増幅型固体撮像素子におい
て、隣り合う画素の夫々のチャネルストップ領域の外縁
が画素間距離の最長部分において互いに接触しない位置
に存する構成とする。

【００１７】本発明は、上記増幅型固体撮像素子におい
て、チャネルストップ領域の外縁が画素間距離の最短部
分における画素間の中心に対応する位置に存する構成と
する。

【００１８】本発明は、上記増幅型固体撮像素子におい
て、チャネルストップ領域の外縁が画素間距離の最短部
分における隣接画素のゲートのドレイン端に対応する位
置に存する構成とする。

【００１９】本発明に係る増幅型固体撮像素子は、リン
グ状ゲート構造の画素トランジスタのドレイン領域下に
このドレイン領域と同導電型のチャネルストップ領域を
有し、チャネルストップ領域が画素中心からチャネル中
央部までの距離に比例した長さで画素全周にわたって形
成された構成とする。

【００２０】以下、図面を参照して本発明の実施例につ
いて説明する。

【００２１】図１は、本発明に係る増幅型固体撮像素子
の各実施例に共通する基本的構成例を示す。図１に示す
ように、本例に係る増幅型固体撮像素子２１は、前述と
同様に、半導体領域上にゲート絶縁膜を介して光を透過
しうるリング状のゲート電極２３を形成し、そのゲート
電極２３の内側及び外側に対応する部分にセルファライ
ンによりソース領域２４及びドレイン領域２５を形成し
て１画素となる画素ＭＯＳトランジスタ２６が構成され
る。

【００２２】この画素ＭＯＳトランジスタ２６が複数個
マトリックス状に配列され、各列に対応する画素ＭＯＳ
トランジスタ２６のソース領域２４が垂直方向に沿って
形成された例えば第１層Ａｌによる共通の信号線２７に
接続され、この信号線２７と直交するように画素ＭＯＳ
トランジスタ２６の各行間に対応する位置に例えば第２
層Ａｌによる垂直選択線２８が水平方向に沿って形成さ
れる。

【００２３】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ２６の夫々のリング状のゲート電極２
３と垂直選択線２８とに延長するようにＵ字状の配線
層、即ちコンタクトバッファ層２９が形成され、このコ
ンタクトバッファ層２９と夫々２つの画素ＭＯＳトラン
ジスタ２６及び垂直選択線２８とが接続される。

【００２４】さらに、コンタクトバッファ層２９にまた
がらない画素ＭＯＳトランジスタ２９間に、ドレイン領
域２５に接続した例えば第１層Ａｌによるドレイン電源
線３０が形成される。３１はドレイン電源線３０とドレ
イン領域２５とのドレインコンタクト部、３２はソース
領域２４と信号線２７とのソースコンタクト部、３４は
コンタクトバッファ層２９と垂直選択線２８とのコンタ
クト部である。

【００２５】本発明においては、特に、かかる増幅型固
体撮像素子２１において、その画素ＭＯＳトランジスタ
２６の構成に特徴を有するものである。

【００２６】図２及び図３は、本発明に係る増幅型固体
撮像素子、特にその画素ＭＯＳトランジスタの第１実施
例を示す。図２は図１における信号線、垂直選択線、コ
ンタクトバッファ層、ドレイン電源線を省略し、但しゲ
ート電極２３を長円形とした画素ＭＯＳトランジスタの
みの平面図、図３は図２のＣ−Ｃ線上の断面を示す。

【００２７】本例においては、図２及び図３に示すよう
に、第１導電型例えばｐ型のシリコン半導体基板４１上
に第２導電型即ちｎ型の半導体層、即ちオーバーフロー
バリア領域４２及びｐ型半導体ウエル領域４３が形成さ
れる。さらにチャネルを構成するｐ型の電荷蓄積ウエル
領域、いわゆるセンサウエル領域４４が形成され、この
ｐ型センサウエル領域４４上にＳｉＯ₂ 等によるゲート
絶縁膜４５を介して光を透過しうる例えば長円形をなす
リング状のゲート電極２３が形成される。

【００２８】このリング状のゲート電極２３の内側及び
外側に対応する半導体表面に、本例ではセンサウエル領
域４４からｐ型半導体ウエル領域４３に達する半導体表
面にゲート電極を挟むようにセルファラインによるイオ
ン注入で夫々ｎ型のソース領域２４及びドレイン領域２
５が形成される。ドレイン領域２５は画素間の全てにわ
たって形成される。また、センサウエル領域４４より深
い位置にポテンシャル等調整用のｐ型の半導体領域、い
わゆるオーバーフローコントロール領域４６が形成され
る。

【００２９】本例では、さらに、画素間の全てのドレイ
ン領域２５下、即ちドレイン領域２５に対向して之より
深い位置のｐ型半導体ウエル領域４３に、ｎ型の不純物
領域よりなり、いわゆるゲート電極２３下のセンサウエ
ル領域４４に蓄積される信号電荷ｈ（図１５参照）に対
するチャネルストップ領域４７（図２の斜線部分参照）
が形成されて１画素となる画素ＭＯＳトランジスタ２６
Ａが構成される。

【００３０】リング状のゲート電極２３は、光をできる
だけ吸収しないように薄いか、透明の材料が選ばれ、例
えば多結晶シリコン、タングステンポリサイド、タング
ステンシリサイド等を用いうる。本例では透光性のよい
薄膜の多結晶シリコンが用いられる。

【００３１】ｐ型のシリコン半導体基板４１、ｐ型半導
体ウエル領域４３、ｐ型センサウエル領域４４及びｐ型
のオーバーフローコントロール領域４６の不純物濃度の
相互関係は、センサウエル領域４４が最も高く、次いで
ｐ型シリコン半導体基板４１、ｐ型オーバーフローコン
トロール領域４６、ｐ型半導体ウエル領域４３の順に低
くなっている。即ちｐ型半導体ウエル領域４３が最も低
い。

【００３２】チャネルストップ領域４７は、ドレイン領
域２５からオーバーフローバリア領域４２に亘って繋が
るように形成してもよく、或は、両領域２５及び４２に
繋がることなく、但し、ドレイン領域２５からオーバー
フローバリア領域４２に亘ってポテンシャルディップが
形成されないようにしながらドレイン領域２５とオーバ
ーフローバリア領域４２の中間、即ちチャネルストップ
領域４７とオーバーフローバリア領域４２間にｐ型半導
体ウエル領域４３が存在するように、さらにチャネルス
トップ領域４７とドレイン領域２５間にｐ型半導体ウエ
ル領域４３が存在するように形成するようにしてもよ
い。

【００３３】チャネルストップ領域４７の不純物濃度を
制御して信号電荷蓄積状態において、そのポテンシャル
はオーバーフローバリア領域４２のポテンシャルより浅
く、ドレイン領域２５のポテンシャルより深くなるよう
に設定される。

【００３４】チャネルストップ領域４７の不純物濃度
は、例えばリセット動作又は電子シャッタ動作で基板４
１に信号電荷ｈを排出するときに、ポテンシャルディッ
プが形成されないような濃度に設定される。従って、こ
のチャネルストップ領域４７の不純物濃度は、ドレイン
領域２５の不純物濃度より低く、オーバーフローバリア
領域４２の不純物濃度より高く設定される。

【００３５】この画素ＭＯＳトランジスタ２６Ａでは、
センサウエル領域４４に信号電荷（ホール）ｈが蓄積さ
れ、之によってチャネル電流が変調を受ける。

【００３６】図４（図２のＣ−Ｃ断面に相当する）は、
本発明に係る増幅型固体撮像素子、特にその画素ＭＯＳ
トランジスタの第２実施例を示す。本例は、前述の図３
の構成に加えて、ソース領域２４に対応する直下にも、
ｎ型のチャネルストップ領域４７の形成と同時にｎ型の
不純物領域４８が形成されて１画素となる画素ＭＯＳト
ランジスタ２６Ｂが構成される。

【００３７】上述の画素ＭＯＳトランジスタ２６Ａ又は
２６Ｂを備えた増幅型固体撮像素子２１によれば、ドレ
イン領域２５下にチャネルストップ領域４７を有するこ
とにより、このチャネルストップ領域４７が形成される
ポテンシャルバリアによって、隣接する画素ＭＯＳトラ
ンジスタに蓄積された信号電荷が漏れ出ることが阻止さ
れ、いわゆるブルーミングの発生を抑制することができ
る。また、センサウエル領域４４に蓄積される信号電荷
量も増加され、出力電圧、ダイナミックレンジ等を増加
することができる。

【００３８】ところで、画素間のドレイン領域の全ての
下にチャネルストップ領域４７を設けた構成の場合、画
素間距離の大小に応じてリング状ゲート部でのポテンシ
ャルが局所的に変動する懼れがある。即ち、画素間距離
が大いところに対応するゲート部分ではポテンシャルが
浅くなり、画素間距離が小さいところに対応するゲート
部分ではポテンシャルが深くなる。このようなポテンシ
ャルの局所的な変動があると、画素特性のリニアリティ
ーが低下する等の問題が生ずる。

【００３９】次に、このような問題点をも解決した実施
例について説明する。

【００４０】図５及び図６は、本発明に係る増幅型固体
撮像素子、特にその画素ＭＯＳトランジスタの更に好ま
しい第３実施例を示す。図５は図１における信号線、垂
直選択線、コンタクトバッファ層、ドレイン電源線を省
略して画素ＭＯＳトランジスタのみの平面図、図６及び
図５のＤ−Ｄ線上の断面を示す。

【００４１】本例においては、図５及び図６に示すよう
に、前述の実施例と同様に、第１導電型例えばｐ型のシ
リコン半導体基板４１上に第２導電型即ちｎ型の半導体
層、即ちオーバーフローバリア領域４２及びｐ型半導体
ウエル領域４３が形成される。さらに、チャネルを構成
するｐ型の電荷蓄積ウエル領域、いわゆるセンサウエル
領域４４が形成され、このｐ型センサウエル領域４４上
にＳｉＯ₂ 等によるゲート絶縁膜４５を介して光を透過
しうるリング状のゲート電極、本例では円形のリング状
ゲート電極２３が形成される。このリング状のゲート電
極２３の内側及び外側に対応する半導体表面に、本例で
はセンサウエル領域４４からｐ型半導体ウエル領域４３
に達する半導体表面にゲート電極２３を挟むようにセル
ファラインによるイオン注入で夫々ｎ型のソース領域２
４及びドレイン領域２５が形成される。ドレイン領域２
５は画素間の全てにわたって形成される。

【００４２】そして、本例では、特に、ドレイン領域２
５下（即ちドレイン領域２５に対向して之より深い位
置）のｐ型半導体ウエル領域４３にｎ型の不純物領域よ
りなるチャネルストップ領域４７を形成し、その際、こ
のチャネルストップ領域４７は、図５の斜線で示すよう
に、チャネルと平行方向の長さＬ₁ を単位画素の全周に
わたって均一になるようにして形成される。

【００４３】このとき、隣り合う画素の夫々のチャネル
ストップ領域４７の外縁４７ａが、画素間距離の最も長
い部分において互いに接触しない位置に存するようにす
る。即ち、４つの画素に囲まれたドレイン領域２５の中
間部分ではチャネルストップ領域４７が形成されない部
分５０（図５の斜線の施されない部分）が存在する。

【００４４】図５の例では、チャネルストップ領域４７
の外縁４７ａが画素間距離の最も短い部分における画素
間の中心に対応する位置に存するように長さＬ₁ を均一
にして画素の全周にわたってチャネル領域４７が形成さ
れる。なお、チャネルストップ領域４７は、図示せざる
も一部ゲート部下に重なるように形成することもでき
る。

【００４５】また、ソース領域２４下（即ちソース領域
２４に対向して之より深い位置）のｐ型半導体ウエル領
域４３に、ポテンシャル調整に供される不純物領域５１
が形成される。この不純物領域５１は、チャネルストッ
プ領域４７と同じ不純物濃度又は之より低い不純物濃度
のｎ型不純物領域で形成することができる。又は、不純
物領域５１は、不純物濃度がセンサウエル領域４４とオ
ーバーフローバリア領域４２との間に設定されたｐ型の
不純物領域、即ちオーバーフローコントロール領域で形
成することができる。また、必要に応じてこのソース領
域２４下の不純物領域５１を省略した構成とすることも
できる。本例では不純物領域５１をｐ型のオーバーフロ
ーコントロール領域としている。

【００４６】さらに、ソース領域２４下にｎ型不純物に
よる不純物領域５１を形成した場合、又はこの不純物領
域５１を形成しない場合には、前述した図３，図４のよ
うなオーバーフローコントロール領域４６を形成するよ
うにしてもよい。

【００４７】ｎ型のチャネルストップ領域４７は、前述
と同様に、ドレイン領域２５からオーバーフローバリア
領域４２に亘って繋がるように形成してもよく、或は、
両領域２５及び４２に繋がることなく、但し、ドレイン
領域２５からオーバーフローバリア領域４２に亘ってポ
テンシャルディップが形成されないようにしながらドレ
イン領域２５とオーバーフローバリア領域４２の中間、
即ちチャネルストップ領域４７とオーバーフローバリア
領域４２間にｐ型半導体ウエル領域４３が存在するよう
に、さらにチャネルストップ領域４７とドレイン領域２
５間にｐ型半導体ウエル領域４３が存在するように形成
するようにしてもよい。図６はドレイン領域２５とオー
バーフローバリア領域４２の中間にチャネルストップ領
域４７を形成した例である。

【００４８】チャネルストップ領域４７は、その不純物
濃度を制御して信号電荷蓄積状態において、そのポテン
シャルがオーバーフローバリア領域４２のポテンシャル
より浅く、ドレイン領域２５のポテンシャルより深くな
るように設定される。

【００４９】ｎ型のチャネルストップ領域４７の不純物
濃度は、例えばリセット動作又は電子シャッタ動作で基
板４１に信号電荷ｈを排出するときに、ポテンシャルデ
ィップが形成されないような濃度に設定される。従っ
て、ｎ型のチャネルストップ領域４７の不純物濃度は、
ドレイン領域２５の不純物濃度より低く、オーバーフロ
ーバリア領域４２の不純物濃度より高く設定される。

【００５０】ソース領域２４下の不純物領域５１をｐ型
のオーバーフローコントロール領域とした場合、ｐ型の
シリコン半導体基板４１、ｐ型半導体ウエル領域４３、
ｐ型オーバーフローコントロール領域５１及びｐ型セン
サウエル領域４４の不純物濃度の相互関係は、前述と同
様に、センサウエル領域４４が最も高く、次いでｐ型シ
リコン半導体基板４１、ｐ型オーバーフローコントロー
ル領域５１、ｐ型半導体ウエル領域４３の順に低くなっ
ている。即ち、ｐ型半導体ウエル領域４３が最も低い。
このようにして、１画素の画素ＭＯＳトランジスタ２６
Ｃが構成される。

【００５１】図７及び図８は、本発明に係る増幅型固体
撮像素子、特にその画素ＭＯＳトランジスタの第４実施
例を示す。但し、図７は図１における信号線、垂直選択
線、コンタクトバッファ層、ドレイン電源線を省略して
画素ＭＯＳトランジスタのみの平面図、図８及び図７の
Ｅ−Ｅ線上の断面を示す。

【００５２】本例においては、ドレイン領域２５下に形
成するｎ型のチャネルストップ領域４７（図７の斜線部
分参照）を、図７に示すように、チャネルストップ領域
４７の外縁４７ａが画素間距離の最も短い部分における
隣接画素のゲートのドレイン端２５Ｅに対応する位置に
存するように、画素の全周にわたって均一な長さＬ₂で
形成するようになして、１画素のＭＯＳトランジスタ２
６Ｄが構成される。

【００５３】なお、この図７の例では、チャネルストッ
プ領域４７を隣接画素間の距離に対応した長さＬ₂ で画
素全周にわたって形成したが、長さＬ₂ 以上の長さで画
素全周にわたって形成するようにしてもよい。但し、こ
の場合も、隣接画素間距離の最も長い部分での中間には
チャネルストップ領域４７が形成されない部分５０が存
在する。さらに、図示せざるもチャネルストップ領域４
７は、一部ゲート部に重なるように形成するようにして
もよい。

【００５４】その他の構成は、図５及び図６と同様なの
で、対応する部分に同一符号を付して重複説明を省略す
る。

【００５５】次に、図９〜図１１を用いて上述の画素Ｍ
ＯＳトランジスタ２６Ｄを備えた増幅型固体撮像素子２
１の製造方法の一例を説明する。

【００５６】本例においては、図９Ａに示すように、ｐ
型のシリコン基板４１にｎ型のオーバーフローバリア領
域４２、ｐ型半導体ウエル領域４３、ｐ型センサウエル
領域４４を順次形成した後、ｐ型センサウエル領域４４
の表面に例えばＳｉＯ₂ 等によるゲート絶縁膜４５を例
えばＣＶＤ法により被着形成する。

【００５７】次に、図９Ｂに示すように、ゲート絶縁膜
４５上に、その後形成されるｎ型のチャネルストップ領
域に対応する位置に開口５５を有する第１のフォトレジ
ストマスク５６を形成し、この第１のフォトレジストマ
スク５６を介してｎ型不純物５７をイオン注入し、セン
サウエル領域４４より深い位置のｐ型半導体ウエル領域
４３内にチャネルストップ領域４７を形成する。このと
きの第１のフォトレジストマスク５６は、図１１に示す
ような開口パターンを有するフォトレジストマスクを用
いる。

【００５８】チャネルストップ領域４７のイオン注入の
最適なエネルギー、ドーズ量、ゲートとのオーバーラッ
プ（重なり）の有無、線幅等は、画素ＭＯＳトランジス
タの大きさ、形状、ドレイン領域の幅、オーバーフロー
バリア領域の表面からの深さ等によって設定する。チャ
ネルストップ領域４７は、オーバーフローバリア領域４
２とその後に形成されるドレイン領域２５との間でポテ
ンシャルディップが出来ないようにイオン注入を調整す
る。

【００５９】次に、図１０Ｃに示すように、第１のフォ
トレジストマスク５６を除去した後、ゲート絶縁膜４５
上に、その後形成されるソース領域に対応する位置に開
口５９を有する第２のフォトレジストマスク６０を形成
し、この第２のフォトレジストマスク６０を介してｐ型
不純物６１をイオン注入して、センサウエル領域４４よ
り深い位置のｐ型半導体ウエル領域４３内にｐ型のオー
バーフローコントロール領域５１を形成する。

【００６０】ｐ型オーバーフローコントロール領域５１
のイオン注入の最適なエネルギー、ドーズ量、ゲートと
のオーバーラップ（重なり）の有無、線幅等は、画素ト
ランジスタの大きさ、形状、ソース領域の幅、オーバー
フローバリア領域４２の表面からの深さ等によって設定
される。ｐ型オーバーフローコントロール領域５１は、
オーバーフローバリア領域４２とその後に形成されるソ
ース領域との間でポテンシャルディップが出来ないよう
にイオン注入を調整する。

【００６１】次に、第２のフォトレジストマスク６０を
除去した後、ゲート絶縁膜４５上にゲート電極となる電
極材料層、例えば薄い多結晶シリコン層２３Ａを例えば
ＣＶＤ法にて形成し、之をパターニングして図１０Ｄに
示すように、ゲート電極２３を形成する。

【００６２】そして、ゲート電極２３をイオン注入用マ
スクとして用い、或はゲート電極２３をパターニングし
たときのフォトレジストマスクとゲート電極２３をイオ
ン注入用マスクとして用い、ｎ型不純物をイオン注入し
てセルファラインにてセンサウエル領域４４からｐ型半
導体ウエル領域４３に達する表面にｎ型のソース領域２
４及びドレイン領域２５を形成する。コンタクト、配
線、パッシベーション等は、通常のＭＯＳトランジスタ
と同様である。

【００６３】このようにして、ドレイン領域２５下に画
素全周にわたって均一な所要の長さＬ₂ のチャネルスト
ップ領域４７が形成されてなる目的の画素ＭＯＳトラン
ジスタ２６Ｄを得る。

【００６４】上述の実施例の画素ＭＯＳトランジスタ２
６Ｃ又は２６Ｄを備えた増幅型固体撮像素子２１によれ
ば、画素ＭＯＳトランジスタ２６のｎ型のドレイン領域
２５下にｎ型不純物領域によるチャネルストップ領域４
７を形成することにより、ブルーミング抑制を図ること
ができる。即ち、図１３のポテンシャルシミュレーショ
ンに示すように、ドレイン領域２５の表面以外の領域、
即ちドレイン領域２５下の領域でもポテンシャルバリア
が形成され、このポテンシャルバリアによってゲート電
極２３下のセンサウエル領域４４に蓄積された信号電荷
ｈは、隣接する画素ＭＯＳトランジスタに流れず、ブル
ーミングの発生が阻止される。またセンサ部における信
号電荷量が増加し、出力電圧、ダイナミックレンジの増
加が図れる。

【００６５】また、チャネルストップ領域４７を、画素
全周に亘って均一な長さＬ₁ 又はＬ ₂ で形成することに
より、画素間距離の大小にかかわらず、各ゲート部から
均一の長さの範囲でチャネルストップ領域４７が存在
し、ゲート部（いわゆるチャネル部）での局所的にポテ
ンシャルが変動することがなくなる。即ち、単一画素内
及びデバイス内画素のポテンシャルの均一化が図れる。
これによって、画素特性、即ち出力特性のリニアリティ
ーの向上が図れる。

【００６６】図１２は、本発明に係る増幅型固体撮像素
子、特に、その画素ＭＯＳトランジスタの第５実施例を
示す。但し、図１２は、ゲート電極の形状を長円形にし
たもので、図１における信号線、垂直選択線、コンタク
トバッファ層、ドレイン電源線を省略して画素ＭＯＳト
ランジスタのみの平面図である。

【００６７】本例においては、ゲート電極２３の形状を
長円形とし、そのドレイン領域２５下に形成するｎ型の
チャネルストップ領域４７を図１２の斜線で示すよう
に、画素中心（即ちソース領域の中心部）Ｏからチャネ
ル中央部Ｐ〔水平、垂直方向に関してはＰ₃ ，Ｐ₄ に相
当する〕までの距離ｔ〔水平、垂直方向に関しては
ｔ₃，ｔ₄ に相当する〕に比例した長さＬ〔水平、垂直
方向に関してはＬ₃ ，Ｌ₄ に相当する〕で画素全周にわ
たって形成し、１画素となる画素ＭＯＳトランジスタ２
６Ｅを構成する。その他の構成は、前述の図５，図６と
同様であるので、対応する部分には同一符号を付して重
複説明を省略する。

【００６８】この実施例においても、前述と同様に画素
ＭＯＳトランジスタのドレイン領域２５下にチャネルス
トップ領域４７を有することにより、ブルーミングの発
生を阻止し、信号電荷量、出力電圧、ダイナミックレン
ジ等を増加することができる。

【００６９】さらに、チャネルストップ領域４７が画素
中心Ｏからチャネル中央部Ｐ〔Ｐ₃，Ｐ₄ 〕までの距離
ｔ〔ｔ₃ ，ｔ₄ 〕に比例した長さＬ〔Ｌ₃ ，Ｌ₄ 〕で画
素全周にわたって形成することにより、ゲート部、いわ
ゆるチャネル部での局所的なポテンシャルの変動が防止
され、単一画素内及びデバイス内画素のポテンシャルの
均一化が図られ、画素特性、即ち出力特性のニリアリテ
ィーを向上することができる。

【００７０】なお、図２，図５，図１２の画素ＭＯＳト
ランジスタも、前述の第１のフォトレジストマスクのマ
スクパターンを変えることによって、図９及び図１０と
同様の工程によって製造することができる。

【００７１】本発明によれば、画素ＭＯＳトランジスタ
の形状、大きさ等によってそのドレイン領域２５下のチ
ャネルストップ領域４７の形状を図２，図５，図７又は
図１２等のように選択することによって、ポテンシャル
の適正化が図られ、ブルーミング阻止や、信号電荷量、
出力電圧、ダイナミックレンジの増加と共に、画素特性
のニリアリティーの向上を図ることができる。

【００７２】尚、上例では、画素ＭＯＳトランジスタと
してｎチャネル型について説明したが、Ｐチャネル型に
ついても同様である。

【００７３】

【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、画素トランジスタのドレイン領域下に、ドレイン領
域と同導電型のチャネルストップ領域を有することによ
り、ブルーミングの発生を抑制し、信号電荷量、出力電
圧及びダイナミックレンジを増加することができる。

【００７４】また、チャネルストップ領域を均一な長さ
で、或は画素中心からチャネル中央部までの距離に比例
した長さで、画素全周にわたって形成するときは、単一
画素内及びデバイス内画素のポテンシャルの均一化が図
られ、これによって出力特性のリニアリティーの向上を
図ることができる。

【図面の簡単な説明】

【図１】本発明に係る増幅型固体撮像素子の基本的構成
例を示す平面図である。

【図２】本発明に係る画素ＭＯＳトランジスタのみを示
した第１実施例の平面図である。

【図３】図２のＣ−Ｃ線上の断面図である。

【図４】本発明に係る画素ＭＯＳトランジスタの第２実
施例を示す図２のＣ−Ｃ断面に相当する断面図である。

【図５】本発明に係る画素ＭＯＳトランジスタのみを示
す第３実施例の平面図である。

【図６】図５のＤ−Ｄ線上の断面図である。

【図７】本発明に係る画素ＭＯＳトランジスタのみを示
す第４実施例の平面図である。

【図８】図７のＥ−Ｅ線上の断面図である。

【図９】Ａ 本発明に係る増幅型固体撮像素子の一例を
示す製造工程図である。 Ｂ 本発明に係る増幅型固体撮像素子の一例を示す製造
工程図である。

【図１０】Ｃ 本発明に係る増幅型固体撮像素子の一例
を示す製造工程図である。 Ｄ 本発明に係る増幅型固体撮像素子の一例を示す製造
工程図である。

【図１１】第１のフォトレジストマスクのマスクパター
ンの例を示す平面図である。

【図１２】本発明に係る画素ＭＯＳトランジスタのみを
示す第５実施例の平面図である。

【図１３】本発明に係る画素ＭＯＳトランジスタのポテ
ンシャル図である。

【図１４】比較例に係る増幅型固体撮像素子の平面図で
ある。

【図１５】比較例の画素ＭＯＳトランジスタのＡ−Ａ線
上の断面図である。

【図１６】比較例の画素ＭＯＳトランジスタのみの平面
図である。

【図１７】図１６のＢ−Ｂ線上の断面図である。

【図１８】比較例に係る画素ＭＯＳトランジスタのポテ
ンシャル図である。

【符号の説明】

２１ 増幅型固体撮像素子、２３ ゲート電極、２４
ソース領域、２５ ドレイン領域、２６，２６Ａ，２６
Ｂ，２６Ｃ，２６Ｄ，２６Ｅ 画素ＭＯＳトランジス
タ、２７ 信号線、２８ 垂直選択線、３０ ドレイン
電源線、４１ ｐ型半導体基板、４２ オーバーフロー
バリア領域、４３ ｐ型半導体ウエル領域、４４ セン
サウエル領域、４５ ゲート絶縁膜、４６ オーバーフ
ローコントロール領域、４７ チャネルストップ領域、
５１ 不純物領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】 リング状ゲート構造の画素トランジスタ
   のドレイン領域下に該ドレイン領域と同導電型のチャネ
   ルストップ領域を有し、 前記チャネルストップ領域が画素間の前記ドレイン領域
   下の全てに形成されて成ることを特徴とする増幅型固体
   撮像素子。
2. 【請求項２】 リング状ゲート構造の画素トランジスタ
   のドレイン領域下に、該ドレイン領域と同導電型のチャ
   ネルストップ領域を有し、 前記チャネルストップ領域はチャンネルと平行方向の長
   さを均一にして画素全周にわたって形成されて成ること
   を特徴とする増幅型固体撮像素子。
3. 【請求項３】 隣り合う画素の夫々の前記チャネルスト
   ップ領域の外縁が、画素間距離の最長部分において互い
   に接触しない位置に存することを特徴とする請求項２に
   記載の増幅型固体撮像素子。
4. 【請求項４】 前記チャネルストップ領域の外縁が、画
   素間距離の最短部分における画素間の中心に対応する位
   置に存することを特徴とする請求項２に記載の増幅型固
   体撮像素子。
5. 【請求項５】 前記チャネルストップ領域の外縁が、画
   素間距離の最短部分における隣接画素のゲートのドレイ
   ン端に対応する位置に存することを特徴とする請求項２
   に記載の増幅型固体撮像素子。
6. 【請求項６】 リング状ゲート構造の画素トランジスタ
   のドレイン領域下に該ドレイン領域と同導電型のチャネ
   ルストップ領域を有し、 前記チャネルストップ領域が画素中心からチャンネル中
   央部までの距離に比例した長さで画素全周にわたって形
   成されて成ることを特徴とする増幅型固体撮像素子。