JPH05298462A - 電子装置 - Google Patents
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- JPH05298462A JPH05298462A JP4104714A JP10471492A JPH05298462A JP H05298462 A JPH05298462 A JP H05298462A JP 4104714 A JP4104714 A JP 4104714A JP 10471492 A JP10471492 A JP 10471492A JP H05298462 A JPH05298462 A JP H05298462A
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Abstract
(57)【要約】
【目的】 修正情報の容量を削減し可変記憶手段の占め
る面積が拡大するのを防止する。 【構成】 電子装置１０には、ＣＰＵ１、ＲＯＭ２、Ｒ
ＡＭ３及び入力手段４、さらにデータバス５及びアドレ
スバス６が設けられる。また修正箇所のアドレスのレジ
スタ７と修正割り込みベクトルのレジスタ８とが設けら
れ、これらがデータバス５に接続される。さらにこのレ
ジスタ７に記憶されたアドレスとアドレスバス６のアド
レスとの一致を検出する比較器９出力部が、ＣＰＵ１の
割り込み制御部Ｘに接続される。さらに入力手段４には
外部記憶装置２０が接続され、ＲＯＭ２の不備の修正情
報がＲＡＭ３に書き込まれる。さらにＲＯＭ２に記憶さ
れる処理プログラムには、主な処理を行う主プログラム
と共に、ＲＯＭ２からＲＡＭ３への切り替えに伴う規定
の処理の情報が設けられる。
る面積が拡大するのを防止する。 【構成】 電子装置１０には、ＣＰＵ１、ＲＯＭ２、Ｒ
ＡＭ３及び入力手段４、さらにデータバス５及びアドレ
スバス６が設けられる。また修正箇所のアドレスのレジ
スタ７と修正割り込みベクトルのレジスタ８とが設けら
れ、これらがデータバス５に接続される。さらにこのレ
ジスタ７に記憶されたアドレスとアドレスバス６のアド
レスとの一致を検出する比較器９出力部が、ＣＰＵ１の
割り込み制御部Ｘに接続される。さらに入力手段４には
外部記憶装置２０が接続され、ＲＯＭ２の不備の修正情
報がＲＡＭ３に書き込まれる。さらにＲＯＭ２に記憶さ
れる処理プログラムには、主な処理を行う主プログラム
と共に、ＲＯＭ２からＲＡＭ３への切り替えに伴う規定
の処理の情報が設けられる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば電子機器に内蔵
されて使用される１チップ・マイクロコンピュータのよ
うな電子装置に関するものである。
されて使用される１チップ・マイクロコンピュータのよ
うな電子装置に関するものである。
【０００２】
【従来の技術】例えば電子機器に内蔵されて使用される
１チップ・マイクロコンピュータは、固定記憶手段（Ｒ
ＯＭ）、処理手段（ＣＰＵ）、入力手段、可変記憶手段
（ＲＡＭ）等が一体に集積された電子装置から構成され
ている。
１チップ・マイクロコンピュータは、固定記憶手段（Ｒ
ＯＭ）、処理手段（ＣＰＵ）、入力手段、可変記憶手段
（ＲＡＭ）等が一体に集積された電子装置から構成され
ている。
【０００３】このような電子装置（１チップ・マイクロ
コンピュータ）において、処理手段（ＣＰＵ）での処理
のプログラムは、例えば固定記憶手段（ＲＯＭ）に記憶
されている。すなわちこの固定記憶手段（ＲＯＭ）に記
憶された情報（処理プログラム）に従って特定の処理が
行われる。そこでこの固定記憶手段（ＲＯＭ）を例えば
マスクＲＯＭで形成することにより、このような電子装
置は、特に量産化によってその価格を低廉にすることが
可能である。
コンピュータ）において、処理手段（ＣＰＵ）での処理
のプログラムは、例えば固定記憶手段（ＲＯＭ）に記憶
されている。すなわちこの固定記憶手段（ＲＯＭ）に記
憶された情報（処理プログラム）に従って特定の処理が
行われる。そこでこの固定記憶手段（ＲＯＭ）を例えば
マスクＲＯＭで形成することにより、このような電子装
置は、特に量産化によってその価格を低廉にすることが
可能である。
【０００４】一方、上述の電子装置は、民生用のカメラ
一体形ＶＴＲ、小型ヴィデオデッキ等の電子機器に内蔵
されて使用されている。このような電子機器（民生用カ
メラ一体形ＶＴＲ等）においては、近年商品の差別化を
目的とした多機能化が進められている。このため固定記
憶手段（ＲＯＭ）に記憶される情報（処理プログラム）
の量が増大し、特に処理プログラムの長大化に伴って、
その不備（バグ）の発生は避けられない問題になってい
る。
一体形ＶＴＲ、小型ヴィデオデッキ等の電子機器に内蔵
されて使用されている。このような電子機器（民生用カ
メラ一体形ＶＴＲ等）においては、近年商品の差別化を
目的とした多機能化が進められている。このため固定記
憶手段（ＲＯＭ）に記憶される情報（処理プログラム）
の量が増大し、特に処理プログラムの長大化に伴って、
その不備（バグ）の発生は避けられない問題になってい
る。
【０００５】そこでこのような不備が装置の量産後に発
見された場合には、既に量産された装置を廃棄して再度
量産を行ったり、その不備を修正するための外部部品を
設けるなどの処理を行う必要が生じる。しかし再度量産
を行うには多大な追加経費が必要であり、また外部部品
を設けることは部品の実装密度の高い電子機器では実施
が困難である場合が多い。
見された場合には、既に量産された装置を廃棄して再度
量産を行ったり、その不備を修正するための外部部品を
設けるなどの処理を行う必要が生じる。しかし再度量産
を行うには多大な追加経費が必要であり、また外部部品
を設けることは部品の実装密度の高い電子機器では実施
が困難である場合が多い。
【０００６】これに対して本願出願人は、先にこのよう
な不備を量産後に修正する手段を提案した（特願平３−
１１８７９９号参照）。すなわちこの先願では、電子装
置内に不備修正のための修正情報記憶手段とアクセス切
り換え手段を設ける。そして固定記憶手段に記憶される
情報が不備の部分を判別して、その部分ではアクセスを
固定記憶手段から修正情報記憶手段に切り換えるように
したものである。
な不備を量産後に修正する手段を提案した（特願平３−
１１８７９９号参照）。すなわちこの先願では、電子装
置内に不備修正のための修正情報記憶手段とアクセス切
り換え手段を設ける。そして固定記憶手段に記憶される
情報が不備の部分を判別して、その部分ではアクセスを
固定記憶手段から修正情報記憶手段に切り換えるように
したものである。
【０００７】ところがこの先願の装置において、修正情
報記憶手段は例えば可変記憶手段（ＲＡＭ）の一部に設
けられる。その場合に可変記憶手段（ＲＡＭ）は、記憶
容量に比して電子装置内に占める回路の面積が大きい。
このため上述の修正情報の容量を多くすると可変記憶手
段（ＲＡＭ）の占める面積がさらに拡大し、電子装置の
全体の構成が大きくなって、形成が困難になる恐れがあ
る。
報記憶手段は例えば可変記憶手段（ＲＡＭ）の一部に設
けられる。その場合に可変記憶手段（ＲＡＭ）は、記憶
容量に比して電子装置内に占める回路の面積が大きい。
このため上述の修正情報の容量を多くすると可変記憶手
段（ＲＡＭ）の占める面積がさらに拡大し、電子装置の
全体の構成が大きくなって、形成が困難になる恐れがあ
る。
【０００８】一方、先願の装置において、例えば図４の
Ａに示すように固定記憶手段（ＲＯＭ）の記憶情報（ア
ドレスＡ〜Ｄ）の中の一箇所（アドレスＢ）に誤りがあ
った場合に、同図のＢに示すように修正アドレスＢと修
正データ「Ｅ（ＲＡＭ上のアドレス）に飛べ」が設定さ
れる。そして可変記憶手段（ＲＡＭ）に同図のＣに示す
ような修正情報（アドレスＥ〜Ｌ）が記憶される。これ
によって処理の実行イメージは同図のＤに示すようにな
り、固定記憶手段（ＲＯＭ）の記憶情報の中のアドレス
Ｂの誤りが修正される。
Ａに示すように固定記憶手段（ＲＯＭ）の記憶情報（ア
ドレスＡ〜Ｄ）の中の一箇所（アドレスＢ）に誤りがあ
った場合に、同図のＢに示すように修正アドレスＢと修
正データ「Ｅ（ＲＡＭ上のアドレス）に飛べ」が設定さ
れる。そして可変記憶手段（ＲＡＭ）に同図のＣに示す
ような修正情報（アドレスＥ〜Ｌ）が記憶される。これ
によって処理の実行イメージは同図のＤに示すようにな
り、固定記憶手段（ＲＯＭ）の記憶情報の中のアドレス
Ｂの誤りが修正される。
【０００９】そしてこの場合に、例示は修正データにト
ラップ命令を用いた場合であって、例えばトラップ命令
によるレジスタの退避（５バイト）、自動レジスタバン
ク切り替えが発生している。そこで修正情報中のアドレ
スＦ〜Ｊでレジスタに退避された５バイトをポップアッ
プする処理と、アドレスＫでレジスタバンク切り替えを
元に戻す処理が行われている。すなわちこのアドレスＦ
〜Ｋの処理は、不備の修正とは関係なく例えばトラップ
命令を行ったことに伴う規定の処理である。
ラップ命令を用いた場合であって、例えばトラップ命令
によるレジスタの退避（５バイト）、自動レジスタバン
ク切り替えが発生している。そこで修正情報中のアドレ
スＦ〜Ｊでレジスタに退避された５バイトをポップアッ
プする処理と、アドレスＫでレジスタバンク切り替えを
元に戻す処理が行われている。すなわちこのアドレスＦ
〜Ｋの処理は、不備の修正とは関係なく例えばトラップ
命令を行ったことに伴う規定の処理である。
【００１０】また例えば図５のＡに示すように固定記憶
手段（ＲＯＭ）の記憶情報の中で二箇所（アドレスＢ、
Ｅ）に誤りがあった場合に、同図のＢに示すように修正
アドレスＢと修正データ「Ｌ（ＲＡＭ上のアドレス）に
飛べ」、及び、修正アドレスＥと修正データ「Ｖ（ＲＡ
Ｍ上のアドレス）に飛べ」が設定される。そして可変記
憶手段（ＲＡＭ）に同図のＣに示すような修正情報（ア
ドレスＬ〜Ｕ、及び、アドレスＶ〜ＡＦ）が記憶され
る。これによって固定記憶手段（ＲＯＭ）の記憶情報の
中のアドレスＢ、Ｅの誤りが修正される。
手段（ＲＯＭ）の記憶情報の中で二箇所（アドレスＢ、
Ｅ）に誤りがあった場合に、同図のＢに示すように修正
アドレスＢと修正データ「Ｌ（ＲＡＭ上のアドレス）に
飛べ」、及び、修正アドレスＥと修正データ「Ｖ（ＲＡ
Ｍ上のアドレス）に飛べ」が設定される。そして可変記
憶手段（ＲＡＭ）に同図のＣに示すような修正情報（ア
ドレスＬ〜Ｕ、及び、アドレスＶ〜ＡＦ）が記憶され
る。これによって固定記憶手段（ＲＯＭ）の記憶情報の
中のアドレスＢ、Ｅの誤りが修正される。
【００１１】そしてこの例においても、修正データにト
ラップ命令を用いた場合には、例えばトラップ命令によ
るレジスタの退避（５バイト）、自動レジスタバンク切
り替えが発生している。そこでアドレスＯ〜Ｓ、及び、
Ｙ〜ＡＣでレジスタに退避された５バイトをポップアッ
プする処理と、Ｔ、及び、ＡＤでレジスタバンク切り替
えを元に戻す処理が行われている。これらのアドレスア
ドレスＯ〜Ｔ、及び、Ｙ〜ＡＤの処理も、不備の修正と
は関係なく例えばトラップ命令を行ったことに伴う規定
の処理である。この発明はこのような点に鑑みて成され
たものである。
ラップ命令を用いた場合には、例えばトラップ命令によ
るレジスタの退避（５バイト）、自動レジスタバンク切
り替えが発生している。そこでアドレスＯ〜Ｓ、及び、
Ｙ〜ＡＣでレジスタに退避された５バイトをポップアッ
プする処理と、Ｔ、及び、ＡＤでレジスタバンク切り替
えを元に戻す処理が行われている。これらのアドレスア
ドレスＯ〜Ｔ、及び、Ｙ〜ＡＤの処理も、不備の修正と
は関係なく例えばトラップ命令を行ったことに伴う規定
の処理である。この発明はこのような点に鑑みて成され
たものである。
【００１２】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の電子装置では、量産後に不備が発見された
場合には、既に量産された装置を廃棄して再度量産を行
ったり、その不備を修正するための外部部品を設けなけ
ればならない。また先願では、修正情報の容量を多くす
ると可変記憶手段（ＲＡＭ）の占める面積が拡大し、電
子装置の全体の構成が大きくなって、形成が困難になる
恐れがあるというものである。
点は、従来の電子装置では、量産後に不備が発見された
場合には、既に量産された装置を廃棄して再度量産を行
ったり、その不備を修正するための外部部品を設けなけ
ればならない。また先願では、修正情報の容量を多くす
ると可変記憶手段（ＲＡＭ）の占める面積が拡大し、電
子装置の全体の構成が大きくなって、形成が困難になる
恐れがあるというものである。
【００１３】
【課題を解決するための手段】本発明は、情報が固定的
に記憶された固定記憶手段（ＲＯＭ２）と、アドレス制
御を行うアドレス制御手段（ＣＰＵ１）と、外部からの
情報が入力される入力手段４と、この入力手段を介して
外部から入力される上記固定記憶手段に記憶された情報
の変更部分に関する修正情報が記憶される修正情報記憶
手段（ＲＡＭ３）と、上記固定記憶手段の変更部分への
上記アドレス制御手段によるアクセスを判別する判別手
段（比較器９）と、この判別手段からの信号により上記
アクセスを上記固定記憶手段から上記修正情報記憶手段
へ切り換える切り換え手段（割り込み制御部Ｘ）とを一
体に集積した電子装置において、上記固定記憶手段から
上記修正情報記憶手段への切り換えに伴う規定の処理の
情報が上記固定記憶手段に固定的に記憶され、上記切り
換え処理が行われるときに上記固定記憶手段の上記規定
の処理を行った後に、上記修正情報記憶手段への切り換
えが行われるようにしたことを特徴とする電子装置であ
る。
に記憶された固定記憶手段（ＲＯＭ２）と、アドレス制
御を行うアドレス制御手段（ＣＰＵ１）と、外部からの
情報が入力される入力手段４と、この入力手段を介して
外部から入力される上記固定記憶手段に記憶された情報
の変更部分に関する修正情報が記憶される修正情報記憶
手段（ＲＡＭ３）と、上記固定記憶手段の変更部分への
上記アドレス制御手段によるアクセスを判別する判別手
段（比較器９）と、この判別手段からの信号により上記
アクセスを上記固定記憶手段から上記修正情報記憶手段
へ切り換える切り換え手段（割り込み制御部Ｘ）とを一
体に集積した電子装置において、上記固定記憶手段から
上記修正情報記憶手段への切り換えに伴う規定の処理の
情報が上記固定記憶手段に固定的に記憶され、上記切り
換え処理が行われるときに上記固定記憶手段の上記規定
の処理を行った後に、上記修正情報記憶手段への切り換
えが行われるようにしたことを特徴とする電子装置であ
る。
【００１４】
【作用】これによれば、固定記憶手段に記憶された情報
が修正情報記憶手段からの情報によって修正され、量産
後に発見された情報の不備の修正を行うことができると
共に、切り換えに伴う規定の処理の情報が固定記憶手段
に固定的に記憶されることによって、修正情報の容量を
削減し可変記憶手段の占める面積が拡大するのを防止す
ることができる。
が修正情報記憶手段からの情報によって修正され、量産
後に発見された情報の不備の修正を行うことができると
共に、切り換えに伴う規定の処理の情報が固定記憶手段
に固定的に記憶されることによって、修正情報の容量を
削減し可変記憶手段の占める面積が拡大するのを防止す
ることができる。
【００１５】
【実施例】図１において、１０は電子装置としての１チ
ップ・マイクロコンピュータの全体を示す。この電子装
置１０には、処理手段としてのＣＰＵ１、固定記憶手段
としてのＲＯＭ２、修正情報記憶手段としてのＲＡＭ
３、入力手段４等が設けられる。このＣＰＵ１、ＲＯＭ
２、ＲＡＭ３及び入力手段４は互いにデータバス５を介
して接続される。またＣＰＵ１で形成されたアドレス出
力がアドレスバス６を介してＲＯＭ２及びＲＡＭ３のア
ドレス入力に接続される。
ップ・マイクロコンピュータの全体を示す。この電子装
置１０には、処理手段としてのＣＰＵ１、固定記憶手段
としてのＲＯＭ２、修正情報記憶手段としてのＲＡＭ
３、入力手段４等が設けられる。このＣＰＵ１、ＲＯＭ
２、ＲＡＭ３及び入力手段４は互いにデータバス５を介
して接続される。またＣＰＵ１で形成されたアドレス出
力がアドレスバス６を介してＲＯＭ２及びＲＡＭ３のア
ドレス入力に接続される。
【００１６】また修正箇所のアドレスのレジスタ７と修
正割り込みベクトルのレジスタ８とが設けられ、これら
のレジスタ７、８がデータバス５に接続される。さらに
このレジスタ７に記憶されたアドレスとアドレスバス６
のアドレスとの一致を検出する比較器９が設けられる。
そしてこの比較器９のアドレスが一致したことを示す信
号の出力部が、ＣＰＵ１の割り込み制御部Ｘに接続され
る。
正割り込みベクトルのレジスタ８とが設けられ、これら
のレジスタ７、８がデータバス５に接続される。さらに
このレジスタ７に記憶されたアドレスとアドレスバス６
のアドレスとの一致を検出する比較器９が設けられる。
そしてこの比較器９のアドレスが一致したことを示す信
号の出力部が、ＣＰＵ１の割り込み制御部Ｘに接続され
る。
【００１７】さらに入力手段４には外部記憶装置２０が
接続される。この外部記憶装置２０も電子機器内に設け
られる。なおこの外部記憶装置２０は、例えばＥＥＰＲ
ＯＭで構成され、通常は電子機器の調整工程で得られた
パラメータ等が記憶されるものである。そしてこの外部
記憶装置２０からの情報は入力手段４を通じてＲＡＭ３
に記憶されてＣＰＵ１での処理等に使用される。
接続される。この外部記憶装置２０も電子機器内に設け
られる。なおこの外部記憶装置２０は、例えばＥＥＰＲ
ＯＭで構成され、通常は電子機器の調整工程で得られた
パラメータ等が記憶されるものである。そしてこの外部
記憶装置２０からの情報は入力手段４を通じてＲＡＭ３
に記憶されてＣＰＵ１での処理等に使用される。
【００１８】このような電子装置１０において、ＲＯＭ
２にはＣＰＵ１での処理のプログラムの情報が固定的に
記憶される。この処理プログラムには、例えばその始め
に起動のためのプログラムが設けられる。この起動プロ
グラムにはＲＡＭ３のクリアを含む装置の初期化のため
のプログラムと共に、外部記憶装置２０からの情報を入
力手段４を通じてＲＡＭ３に記憶させるためのプログラ
ム等が設けられる。
２にはＣＰＵ１での処理のプログラムの情報が固定的に
記憶される。この処理プログラムには、例えばその始め
に起動のためのプログラムが設けられる。この起動プロ
グラムにはＲＡＭ３のクリアを含む装置の初期化のため
のプログラムと共に、外部記憶装置２０からの情報を入
力手段４を通じてＲＡＭ３に記憶させるためのプログラ
ム等が設けられる。
【００１９】さらにＲＯＭ２に記憶される処理プログラ
ムには、例えば図２のＡに示すような主な処理を行う主
プログラム（アドレスＡ〜Ｄ）と共に、後述する固定記
憶手段（ＲＯＭ２）から修正情報記憶手段（ＲＡＭ３）
への切り換えに伴う規定の処理の情報（アドレスＫ〜
Ｑ）が設けられる。
ムには、例えば図２のＡに示すような主な処理を行う主
プログラム（アドレスＡ〜Ｄ）と共に、後述する固定記
憶手段（ＲＯＭ２）から修正情報記憶手段（ＲＡＭ３）
への切り換えに伴う規定の処理の情報（アドレスＫ〜
Ｑ）が設けられる。
【００２０】従ってこの装置において、起動後の主プロ
グラムの最初で主プログラムの最初の修正箇所のアドレ
スとその修正を行う修正プログラムの位置を示すベクト
ルのデータがＲＡＭ３からの読み出され、レジスタ７及
び８に書き込まれる。そして主プログラムが進行し、そ
のアドレスがレジスタ７のアドレスと一致すると、ＣＰ
Ｕ１の割り込み制御部Ｘに信号が供給される。これによ
ってＣＰＵ１では、割り込みＸの処理としてレジスタ８
のデータが参照され、このデータの示す位置の修正プロ
グラムが実行される。
グラムの最初で主プログラムの最初の修正箇所のアドレ
スとその修正を行う修正プログラムの位置を示すベクト
ルのデータがＲＡＭ３からの読み出され、レジスタ７及
び８に書き込まれる。そして主プログラムが進行し、そ
のアドレスがレジスタ７のアドレスと一致すると、ＣＰ
Ｕ１の割り込み制御部Ｘに信号が供給される。これによ
ってＣＰＵ１では、割り込みＸの処理としてレジスタ８
のデータが参照され、このデータの示す位置の修正プロ
グラムが実行される。
【００２１】そして例えば図中に示すようにＲＯＭ２の
記憶情報の中の一箇所（アドレスＢ）に誤りがあった場
合に、同図のＢに示すように修正アドレスＢと修正デー
タ「Ｋに飛べ」が設定される。そしてＲＡＭ３に同図の
Ｃに示すような修正情報（アドレスＥ、Ｆ）が記憶され
る。これによって処理の実行イメージは同図のＤに示す
ようになり、ＲＯＭ２の記憶情報の中のアドレスＢの誤
りが修正される。
記憶情報の中の一箇所（アドレスＢ）に誤りがあった場
合に、同図のＢに示すように修正アドレスＢと修正デー
タ「Ｋに飛べ」が設定される。そしてＲＡＭ３に同図の
Ｃに示すような修正情報（アドレスＥ、Ｆ）が記憶され
る。これによって処理の実行イメージは同図のＤに示す
ようになり、ＲＯＭ２の記憶情報の中のアドレスＢの誤
りが修正される。
【００２２】すなわち切り換え処理が行われるときに、
まずＲＯＭ２上のアドレスＫからの切り換えに伴う規定
の処理（アドレスＫ〜Ｐ）が行われた後に、ＲＡＭ３へ
の切り換えの処理（アドレスＱ）が行われる。これによ
ってこの装置において、ＲＡＭ３に記憶される修正情報
はアドレスＥ、Ｆの２命令のみとなり、ＲＡＭ３上の命
令数を上述の従来例（８命令）に比して６命令削減する
ことができる。
まずＲＯＭ２上のアドレスＫからの切り換えに伴う規定
の処理（アドレスＫ〜Ｐ）が行われた後に、ＲＡＭ３へ
の切り換えの処理（アドレスＱ）が行われる。これによ
ってこの装置において、ＲＡＭ３に記憶される修正情報
はアドレスＥ、Ｆの２命令のみとなり、ＲＡＭ３上の命
令数を上述の従来例（８命令）に比して６命令削減する
ことができる。
【００２３】なおこの例において、レジスタに退避され
た５バイトをポップアップする処理、及び、レジスタバ
ンク切り替えを元に戻す処理と、アドレスＢの修正内容
とは、順番が入れ替わっていても問題はない。
た５バイトをポップアップする処理、及び、レジスタバ
ンク切り替えを元に戻す処理と、アドレスＢの修正内容
とは、順番が入れ替わっていても問題はない。
【００２４】こうして上述の装置によれば、固定記憶手
段（ＲＯＭ２）に記憶された情報が修正情報記憶手段
（ＲＡＭ３）からの情報によって修正され、量産後に発
見された情報の不備の修正を行うことができると共に、
切り換えに伴う規定の処理の情報が固定記憶手段に固定
的に記憶されることによって、修正情報の容量を削減し
可変記憶手段の占める面積が拡大するのを防止すること
ができるものである。
段（ＲＯＭ２）に記憶された情報が修正情報記憶手段
（ＲＡＭ３）からの情報によって修正され、量産後に発
見された情報の不備の修正を行うことができると共に、
切り換えに伴う規定の処理の情報が固定記憶手段に固定
的に記憶されることによって、修正情報の容量を削減し
可変記憶手段の占める面積が拡大するのを防止すること
ができるものである。
【００２５】さらに図３は、ＲＯＭ２の記憶情報の中で
二箇所（アドレスＢ、Ｅ）に誤りがあった場合の例を示
す。この例では同図のＡに示すように主な処理を行う主
プログラム（アドレスＡ〜Ｇ）と共に、ＲＯＭ２からＲ
ＡＭ３への切り換えに伴う規定の処理の情報（アドレス
Ｈ〜Ｎ）が設けられる。
二箇所（アドレスＢ、Ｅ）に誤りがあった場合の例を示
す。この例では同図のＡに示すように主な処理を行う主
プログラム（アドレスＡ〜Ｇ）と共に、ＲＯＭ２からＲ
ＡＭ３への切り換えに伴う規定の処理の情報（アドレス
Ｈ〜Ｎ）が設けられる。
【００２６】そしてＲＯＭ２の記憶情報の中で二箇所
（アドレスＢ、Ｅ）に誤りがあった場合に、同図のＢに
示すように修正アドレスＢと修正データ「Ｈに飛べ」、
及び、修正アドレスＥと修正データ「Ｈに飛べ」が設定
される。さらにＲＡＭ３に同図のＣに示すような修正情
報（アドレスＯ〜Ｙ）が記憶されると共に、フラグ用の
アドレスＺ（１ビット）が設けられる。これによってＲ
ＯＭ２の記憶情報の中のアドレスＢ、Ｅの誤りが修正さ
れる。
（アドレスＢ、Ｅ）に誤りがあった場合に、同図のＢに
示すように修正アドレスＢと修正データ「Ｈに飛べ」、
及び、修正アドレスＥと修正データ「Ｈに飛べ」が設定
される。さらにＲＡＭ３に同図のＣに示すような修正情
報（アドレスＯ〜Ｙ）が記憶されると共に、フラグ用の
アドレスＺ（１ビット）が設けられる。これによってＲ
ＯＭ２の記憶情報の中のアドレスＢ、Ｅの誤りが修正さ
れる。
【００２７】すなわちこの例では、修正アドレスＢ、Ｅ
のいずれからでもまずＲＯＭ２上のアドレスＨからの切
り換えに伴う規定の処理（アドレスＨ〜Ｍ）が行われた
後に、ＲＡＭ３への切り換えの処理（アドレスＮ）が行
われる。そしてＲＡＭ３上の処理では最初にアドレスＯ
でアドレスＺのフラグが判断され、このフラグに応じて
修正アドレスＢの修正情報（アドレスＰ〜Ｔ）、または
修正アドレスＥの修正情報（アドレスＵ〜Ｙ）が行われ
る。さらにこれらの処理（アドレスＰ〜Ｔ、Ｖ〜Ｙ）の
途中で、フラグの書換え（アドレスＱ、Ｖ）が行われ
る。
のいずれからでもまずＲＯＭ２上のアドレスＨからの切
り換えに伴う規定の処理（アドレスＨ〜Ｍ）が行われた
後に、ＲＡＭ３への切り換えの処理（アドレスＮ）が行
われる。そしてＲＡＭ３上の処理では最初にアドレスＯ
でアドレスＺのフラグが判断され、このフラグに応じて
修正アドレスＢの修正情報（アドレスＰ〜Ｔ）、または
修正アドレスＥの修正情報（アドレスＵ〜Ｙ）が行われ
る。さらにこれらの処理（アドレスＰ〜Ｔ、Ｖ〜Ｙ）の
途中で、フラグの書換え（アドレスＱ、Ｖ）が行われ
る。
【００２８】これによってこの例では、ＲＡＭ３上の命
令数を上述の従来例（２０命令）に比して８命令削減す
ることができる。
令数を上述の従来例（２０命令）に比して８命令削減す
ることができる。
【００２９】なお上述の装置において、切り換えに伴う
規定の処理が複数系統ある場合には、それぞれの処理を
ＲＯＭ２上に設けると共に、各修正アドレスごとの修正
データをそれぞれの処理の先頭のアドレスに設定して、
それらの処理を行わせることができる。
規定の処理が複数系統ある場合には、それぞれの処理を
ＲＯＭ２上に設けると共に、各修正アドレスごとの修正
データをそれぞれの処理の先頭のアドレスに設定して、
それらの処理を行わせることができる。
【００３０】また上述の装置において、フラグのビット
数を増加させることにより、３以上の誤りにも対応させ
ることができる。
数を増加させることにより、３以上の誤りにも対応させ
ることができる。
【００３１】
【発明の効果】この発明によれば、固定記憶手段に記憶
された情報が修正情報記憶手段からの情報によって修正
され、量産後に発見された情報の不備の修正を行うこと
ができると共に、切り換えに伴う規定の処理の情報が固
定記憶手段に固定的に記憶されることによって、修正情
報の容量を削減し可変記憶手段の占める面積が拡大する
のを防止することができるようになった。
された情報が修正情報記憶手段からの情報によって修正
され、量産後に発見された情報の不備の修正を行うこと
ができると共に、切り換えに伴う規定の処理の情報が固
定記憶手段に固定的に記憶されることによって、修正情
報の容量を削減し可変記憶手段の占める面積が拡大する
のを防止することができるようになった。
【図１】本発明による電子装置の一例の構成図である。
【図２】処理プログラムの一例の説明のための図であ
る。
る。
【図３】処理プログラムの他の例の説明のための図であ
る。
る。
【図４】従来の処理プログラムの説明のための図であ
る。
る。
【図５】従来の他の処理プログラムの説明のための図で
ある。
ある。
１ 処理手段としてのＣＰＵ ２ 固定記憶手段としてのＲＯＭ ３ 修正情報記憶手段としてのＲＡＭ ４ 入力手段 ５ データバス ６ アドレスバス ７ 修正箇所のアドレスのレジスタ ８ 修正割り込みベクトルのレジスタ ９ 比較器 １０ 電子装置としての１チップ・マイクロコンピュー
タ ２０ 外部記憶装置
タ ２０ 外部記憶装置
Claims (1)
- 【請求項１】 情報が固定的に記憶された固定記憶手段
と、アドレス制御を行うアドレス制御手段と、外部から
の情報が入力される入力手段と、この入力手段を介して
外部から入力される上記固定記憶手段に記憶された情報
の変更部分に関する修正情報が記憶される修正情報記憶
手段と、上記固定記憶手段の変更部分への上記アドレス
制御手段によるアクセスを判別する判別手段と、この判
別手段からの信号により上記アクセスを上記固定記憶手
段から上記修正情報記憶手段へ切り換える切り換え手段
とを一体に集積した電子装置において、 上記固定記憶手段から上記修正情報記憶手段への切り換
えに伴う規定の処理の情報が上記固定記憶手段に固定的
に記憶され、上記切り換え処理が行われるときに上記固
定記憶手段の上記規定の処理を行った後に、上記修正情
報記憶手段への切り換えが行われるようにしたことを特
徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104714A JPH05298462A (ja) | 1992-04-23 | 1992-04-23 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104714A JPH05298462A (ja) | 1992-04-23 | 1992-04-23 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298462A true JPH05298462A (ja) | 1993-11-12 |
Family
ID=14388155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104714A Pending JPH05298462A (ja) | 1992-04-23 | 1992-04-23 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203867B2 (en) | 2002-09-30 | 2007-04-10 | Kabushiki Kaisha Toshiba | Processor system, processor and arithmetic processing method |
-
1992
- 1992-04-23 JP JP4104714A patent/JPH05298462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203867B2 (en) | 2002-09-30 | 2007-04-10 | Kabushiki Kaisha Toshiba | Processor system, processor and arithmetic processing method |
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