JPH05297851A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、表示制御装置において、キャラクタ
コード記憶手段からのキャラクタコード読出しに伴うア
ドレス処理が繰返しになることなく、容易且つ低消費電
力でキャラクタパターンの発生表示を行なうことを目的
とする。 【構成】ＶＲＡＭをチップセレクトする信号ＦＬが出力
される各表示行１ライン目の表示処理時には、キャラク
タカウンタクロックＣＣにより動作するアドレスカウン
タ１５からのアドレスデータＶＲＡＭＡＤに応じて、Ｖ
ＲＡＭから読出される被表示行個々のキャラクタコード
ＶＲＡＭＤを、データレジスタ１６に記憶させると共
に、アンドゲートＡＮＤ１を介してキャラクタジェネレ
ータに供給し、信号ＦＬの出力が停止される被表示行２
ライン目以降の表示処理時には、上記データレジスタ１
６に記憶された個々のキャラクタコードを読出し、アン
ドゲートＡＮＤ２を介して上記キャラクタジェネレータ
に供給する構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワードプロセッサやパ
ーソナルコンピュータ等のデータ処理装置における表示
制御装置に関する。

【０００２】

【従来の技術】一般に、ワードプロセッサ等のデータ処
理装置では、例えば作成された文書データ中の個々のキ
ャラクタデータをキャラクタコードとして表示用のメモ
リ（ビデオＲＡＭ）に記憶させ、このビデオＲＡＭから
読出したキャラクタコードを、キャラクタパターンを発
生するパターン発生用のＲＯＭに供給し、実際のキャラ
クタパターンを得て表示出力している。

【０００３】この場合、被表示データの実際の表示処理
は、水平走査に対応する１ドットラインずつ行なわれる
ため、まず、表示１行目の１文字目に対応するキャラク
タコードがビデオＲＡＭから読出されてパターン発生Ｒ
ＯＭに供給され、発生された１文字目キャラクタパター
ンの１ライン分のデータが表示出力される。

【０００４】次に、表示１行目の２文字目に対応するキ
ャラクタコードがビデオＲＡＭから読出されてパターン
発生ＲＯＭに供給され、発生された２文字目キャラクタ
パターンの１ライン分のデータが表示出力される。

【０００５】この後、３文字目，４文字目，…と順次キ
ャラクタコードをビデオＲＡＭから読出し、上記同様の
１ライン表示処理を表示１行目の最終文字目まで繰返す
ことで、被表示データ１行目１ライン分の表示が成され
る。

【０００６】そして、上記１ライン表示処理をキャラク
タパターンの表示分解能に対応するライン数分順次繰返
すことで、１行目全ラインの表示が成され、続いて、２
行目１文字目の１ライン表示処理が開始される。

【０００７】ここで、上記ビデオＲＡＭに記憶される各
キャラクタコードは、その１ライン表示毎に繰返し読出
されるので、例えばキャラクタパターンの表示分解能を
８ドット×８ドットとすると、合計８回読出されること
になる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記１
ライン表示毎に繰返しビデオＲＡＭに記憶されるキャラ
クタコードを読出したのでは、そのアドレス処理が面倒
であるばかりか、上記ビデオＲＡＭはＣＭＯＳ等で構成
されるため電力消費が大きくなる問題がある。

【０００９】本発明は上記課題に鑑み成されたもので、
キャラクタコード記憶手段からのキャラクタコード読出
しに伴うアドレス処理が面倒になることなく、容易且つ
低消費電力でキャラクタパターンの発生表示を行なうこ
とが可能になる表示制御装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】すなわち、本発明に係わ
る表示制御装置は、キャラクタコードを記憶するキャラ
クタコード記憶手段と、このキャラクタコード記憶手段
から１ライン分毎のキャラクタコードを読出すキャラク
タコード読出し手段と、このキャラクタコード読出し手
段により読出された１ライン分のキャラクタコードを記
憶する１ラインコード記憶手段と、キャラクタコードが
供給されることによりキャラクタパターンを発生するキ
ャラクタパターン発生手段と、上記１ラインコード記憶
手段に記憶されているキャラクタコードを上記キャラク
タパターン発生手段に供給するキャラクタコード供給手
段と、上記キャラクタパターン発生手段により１ライン
分のキャラクタコードに対するキャラクタパターンを発
生した後、上記１ラインコード記憶手段に記憶される１
ライン分のキャラクタコードを更新する１ラインコード
更新手段とを備えて構成したものである。

【００１１】

【作用】つまり、キャラクタコード記憶手段に記憶され
た１ライン分のキャラクタコードが、例えばデータレジ
スタからなる１ラインコード記憶手段に読出されて一旦
記憶され、この１ラインコード記憶手段に記憶されたキ
ャラクタコードが表示ドットライン数分繰返しキャラク
タパターン発生手段に供給され、１行キャラクタパター
ンが発生された後、上記１ラインコード記憶手段に記憶
されるキャラクタコードが更新されることで、ビデオＲ
ＡＭに相当するキャラクタコード記憶手段からの同一キ
ャラクタコードの読出しが繰返されずに、被表示キャラ
クタパターンが出力されるようになる。

【００１２】

【実施例】以下図面により本発明の一実施例について説
明する。

【００１３】図１は表示制御装置の構成を示すもので、
同図において、１１は回路各部の動作制御を司る表示制
御部であり、この表示制御部１１には、表示用メモリ
（ビデオＲＡＭ）１２、キャラクタジェネレータ（ＣＧ
−ＲＯＭ）１３が接続される。

【００１４】表示用メモリ１２は、例えば図示しないワ
ードプロセッサの文書作成機能により得られた文書デー
タの各キャラクタコードが、上記表示制御部１１を介し
その表示レイアウトに対応して記憶されるもので、この
表示用メモリ１２に記憶された被表示データは、各表示
行における１ライン目の出力処理毎に該当ラインのキャ
ラクタコードが表示制御部１１に読出される。

【００１５】キャラクタジェネレータ１３は、表示制御
部１１から供給されるキャラクタコードに対応するキャ
ラクタパターンを発生するもので、このキャラクタジェ
ネレータ１３により発生されたキャラクタパターンは、
ラインカウンタ１４にセットされたカウントラインに対
応する１ラインパターンのみ、順次選択的に表示部に出
力される。ここで、上記ラインカウンタ１４のカウント
ラインは、各表示行における１ライン出力毎にカウント
アップされる。

【００１６】図２は上記表示制御装置における表示制御
部１１の内部構成を示すもので、この表示制御部１１に
はアドレスカウンタ１５及びデータレジスタ１６が備え
られる。

【００１７】アドレスカウンタ１５は、前記表示用メモ
リ１２に記憶される被表示データの各キャラクタコード
毎の記憶アドレスをカウントするもので、このアドレス
カウンタ１５におけるアドレスデータＶＲＡＭＡＤは表
示用メモリ１２に与えられる。

【００１８】データレジスタ１６は、上記アドレスカウ
ンタ１５からのアドレスデータＶＲＡＭＡＤに応じて表
示用メモリ１２から読出される各キャラクタコードＶＲ
ＡＭＤを記憶するもので、このデータレジスタ１６に対
し表示用メモリ１２から読出される各キャラクタコード
ＶＲＡＭＤは、その一方で、アンドゲートＡＮＤ１及び
オアゲートＯＲを介してキャラクタジェネレータ１３に
供給される。

【００１９】また、データレジスタ１６に記憶されたキ
ャラクタコードは、アンドゲートＡＮＤ２及び上記オア
ゲートＯＲを介してキャラクタジェネレータ１３に供給
される。

【００２０】そして、各表示行における１ライン目を指
示する信号ＦＬは、前記表示用メモリ１２にチップセレ
クト信号ＶＲＡＭＣＳとして供給されると共に、上記ア
ドレスカウンタ１５にキャラクタカウンタクロックＣＣ
を与えるアンドゲートＡＮＤ３，上記データレジスタ１
６にリードライト信号ＲＷＣを与えるアンドゲートＡＮ
Ｄ４、及び上記アンドゲートＡＮＤ１のゲート制御信号
として供給され、さらに、インバータＩＮＶを介し上記
アンドゲートＡＮＤ２のゲート制御信号として供給され
る。

【００２１】なお、上記キャラクタカウンタクロックＣ
Ｃはデータレジスタ１６にも与えられ、このキャラクタ
カウンタクロックＣＣによりデータレジスタ１６に記憶
された被表示行に対応する各キャラクタコードが、その
読出し制御時において、順次アンドゲートＡＮＤ２に出
力される。次に、上記構成による表示制御装置の動作に
ついて説明する。

【００２２】すなわち、まず、被表示データ中の第１表
示行の１ライン目を指示する信号ＦＬが出力されると、
表示用メモリ１２にチップセレクト信号ＶＲＡＭＣＳが
供給されると共に、アドレスカウンタ１５にキャラクタ
カウンタクロックＣＣが、データレジスタ１６に書込み
制御信号Ｗが、そして、アンドゲートＡＮＤ１にゲート
ＯＮ信号が供給されることで、表示用メモリ１２に記憶
された１行１文字目のキャラクタコードＶＲＡＭＤが読
出されアンドゲートＡＮＤ１及びオアゲートＯＲを介し
てキャラクタジェネレータ１３に供給されると共に、デ
ータレジスタ１６に記憶される。

【００２３】ここで、ラインカウンタ１４におけるカウ
ントラインは“１”なので、キャラクタジェネレータ１
３により発生された１行１文字目のキャラクタパターン
はその１ライン目のみ表示部に出力されて表示される。

【００２４】次に、上記信号ＦＬが供給される状態で、
アドレスカウンタ１５にキャラクタカウンタクロックＣ
Ｃが供給されると、表示用メモリ１２に記憶された１行
２文字目のキャラクタコードＶＲＡＭＤが読出されアン
ドゲートＡＮＤ１及びオアゲートＯＲを介してキャラク
タジェネレータ１３に供給されると共に、データレジス
タ１６に記憶される。

【００２５】すると、ラインカウンタ１４におけるカウ
ントラインは引続き“１”なので、キャラクタジェネレ
ータ１３により発生された１行２文字目のキャラクタパ
ターンはその１ライン目のみ表示部に出力されて表示さ
れる。

【００２６】この後、上記キャラクタカウンタクロック
ＣＣによるアドレスカウンタ１５のアドレス更新毎に、
１行３文字目，１行４文字目，…と順次キャラクタコー
ドの表示用メモリ１２からの読出しとデータレジスタ１
６に対する書込みが繰返され、その都度、該読出しキャ
ラクタコードに対応するキャラクタパターンがキャラク
タジェネレータ１３にて発生され、その１ライン目の表
示処理が繰返される。

【００２７】そして、１行最終文字目のキャラクタコー
ドが読出されデータレジスタ１６に記憶されると共に、
そのキャラクタパターンがキャラクタジェネレータ１３
にて発生されその１ライン目の表示が成されると、この
時点で、１行目における各キャラクタパターン全ての１
ライン目の表示処理が成されたことになり、データレジ
スタ１６には１行目における各キャラクタコードが全て
記憶されたことになる。

【００２８】そして、上記信号ＦＬの出力が停止され、
アドレスカウンタ１５に対するキャラクタカウンタクロ
ックＣＣの供給が停止されると共に、データレジスタ１
６の書込み状態が解除され、さらに、アンドゲートＡＮ
Ｄ１がゲートＯＦＦ，アンドゲートＡＮＤ２がゲートＯ
Ｎされた状態で、データレジスタ１６にキャラクタカウ
ンタクロックＣＣが供給されると、該データレジスタ１
６に記憶される１行目の各キャラクタコードのうち１文
字目に対応するキャラクタコードが読出されアンドゲー
トＡＮＤ２及びオアゲートＯＲを介してキャラクタジェ
ネレータ１３に供給される。

【００２９】ここで、ラインカウンタ１４におけるカウ
ントラインは“２”なので、キャラクタジェネレータ１
３により発生された１行１文字目のキャラクタパターン
はその２ライン目のみ表示部に出力されて表示される。

【００３０】さらに、データレジスタ１６にキャラクタ
カウンタクロックＣＣが供給されると、該データレジス
タ１６に記憶される１行目の各キャラクタコードのうち
２文字目に対応するキャラクタコードが読出されアンド
ゲートＡＮＤ２及びオアゲートＯＲを介してキャラクタ
ジェネレータ１３に供給される。

【００３１】すると、ラインカウンタ１４におけるカウ
ントラインは引続き“２”なので、キャラクタジェネレ
ータ１３により発生された１行２文字目のキャラクタパ
ターンはその２ライン目のみ表示部に出力されて表示さ
れる。

【００３２】この後、上記キャラクタカウンタクロック
ＣＣがデータレジスタ１６に供給される毎に、１行３文
字目，１行４文字目，…と該データレジスタ１６からの
キャラクタコードの読出しが繰返され、その都度、該読
出しキャラクタコードに対応するキャラクタパターンが
キャラクタジェネレータ１３にて発生され、その２ライ
ン目の表示処理が繰返されると、被表示データの１行目
２ライン目までの表示処理が成されたことになる。

【００３３】そして、上記データレジスタ１６に記憶さ
れた１行目の各キャラクタコードに基づくキャラクタパ
ターン全ラインの表示処理が終了すると、被表示データ
中の第２表示行の１ライン目を指示する信号ＦＬが出力
され、その２行１ライン目のみ表示用メモリ１２に記憶
されたキャラクタコードに基づく表示処理が行なわれ、
２行２ライン目以降、データレジスタ１６に転送記憶さ
れた同一キャラクタコードに基づく表示処理が行なわれ
る。

【００３４】つまり、表示部におけるキャラクタパター
ンの表示分解能が、例えば８ドット×８ドットである場
合には、各表示行における２ライン目から８ライン目ま
での表示処理に伴う個々のキャラクタコードの読出しは
データレジスタ１６から行なわれるようになる。

【００３５】したがって、上記構成の表示制御装置によ
れば、表示用メモリ１２のチップセレクト信号ＶＲＡＭ
ＣＳとなる信号ＦＬが出力される各表示行１ライン目の
表示処理時には、キャラクタカウンタクロックＣＣによ
りカウント動作するアドレスカウンタ１５からのアドレ
スデータＶＲＡＭＡＤに応じて、表示用メモリ１２から
読出される被表示行個々のキャラクタコードＶＲＡＭＤ
を、データレジスタ１６に記憶させると共に、アンドゲ
ートＡＮＤ１を介してキャラクタジェネレータ１３に供
給し、被表示行１ライン目の表示処理を行なった後、信
号ＦＬの出力が停止される被表示行２ライン目以降の表
示処理時には、上記データレジスタ１６に記憶された被
表示行個々のキャラクタコードを読出し、アンドゲート
ＡＮＤ２を介して上記キャラクタジェネレータ１３に供
給する構成としたので、１ライン表示毎に繰返し表示用
メモリ１２に記憶されるキャラクタコードを読出さずに
済み、そのアドレス処理を簡略化できるばかりか、メモ
リアクセスに伴う電力消費を少なくすることができる。

【００３６】

【発明の効果】以上のように本発明によれば、キャラク
タコードを記憶するキャラクタコード記憶手段と、この
キャラクタコード記憶手段から１ライン分毎のキャラク
タコードを読出すキャラクタコード読出し手段と、この
キャラクタコード読出し手段により読出された１ライン
分のキャラクタコードを記憶する１ラインコード記憶手
段と、キャラクタコードが供給されることによりキャラ
クタパターンを発生するキャラクタパターン発生手段
と、上記１ラインコード記憶手段に記憶されているキャ
ラクタコードを上記キャラクタパターン発生手段に供給
するキャラクタコード供給手段と、上記キャラクタパタ
ーン発生手段により１ライン分のキャラクタコードに対
するキャラクタパターンを発生した後、上記１ラインコ
ード記憶手段に記憶される１ライン分のキャラクタコー
ドを更新する１ラインコード更新手段とを備えて構成し
たので、キャラクタコード記憶手段からのキャラクタコ
ード読出しに伴うアドレス処理が繰返しになることな
く、容易且つ低消費電力でキャラクタパターンの発生表
示を行なうことが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる表示制御装置の構成
を示すブロック図。

【図２】上記表示制御装置における表示制御部の内部構
成を示す回路図。

【符号の説明】

１１…表示制御部、１２…表示用メモリ、１３…キャラ
クタジェネレータ、１４…ラインカウンタ、１５…アド
レスカウンタ、１６…データレジスタ、ＦＬ…各表示行
１ライン目の指示信号、ＶＲＡＭＣＳ…表示用メモリの
チップセレクト信号、ＶＲＡＭＡＤ…表示用メモリのア
ドレス信号、ＣＣ…キャラクタカウンタクロック、ＲＷ
Ｃ…リードライト信号、ＶＲＡＭＤ…表示用メモリの出
力データ（キャラクタコード）、ＣＧＡＤ…キャラクタ
ジェネレータアドレス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 キャラクタコードを記憶するキャラクタ
   コード記憶手段と、 このキャラクタコード記憶手段から１ライン分毎のキャ
   ラクタコードを読出すキャラクタコード読出し手段と、 このキャラクタコード読出し手段により読出された１ラ
   イン分のキャラクタコードを記憶する１ラインコード記
   憶手段と、 キャラクタコードが供給されることによりキャラクタパ
   ターンを発生するキャラクタパターン発生手段と、 上記１ラインコード記憶手段に記憶されているキャラク
   タコードを上記キャラクタパターン発生手段に供給する
   キャラクタコード供給手段と、 上記キャラクタパターン発生手段により１ライン分のキ
   ャラクタコードに対するキャラクタパターンを発生した
   後、上記１ラインコード記憶手段に記憶される１ライン
   分のキャラクタコードを更新する１ラインコード更新手
   段と、を具備したことを特徴とする表示制御装置。