JPH05297818A - 平面ディスプレイ駆動回路 - Google Patents
平面ディスプレイ駆動回路Info
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- JPH05297818A JPH05297818A JP10275892A JP10275892A JPH05297818A JP H05297818 A JPH05297818 A JP H05297818A JP 10275892 A JP10275892 A JP 10275892A JP 10275892 A JP10275892 A JP 10275892A JP H05297818 A JPH05297818 A JP H05297818A
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- circuit
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 インターレース方式及びノンインターレース
方式の画像信号を同一の平面ディスプレイにおいて再生
することができる平面ディスプレイ駆動回路を提供す
る。 【構成】 回路ＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４には、
シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３が夫々内蔵
されている。シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ
３は、端子Ｔ７から入力するインターレース／ノンイン
ターレース方式を切換える信号に応じて、インターレー
ス用データ入力端子Ｔ６又はノンインターレース用デー
タ入力端子Ｔ５から各方式の画像信号を入力して、イン
ターレース方式又はノンインターレース方式の画像信号
を出力する。
方式の画像信号を同一の平面ディスプレイにおいて再生
することができる平面ディスプレイ駆動回路を提供す
る。 【構成】 回路ＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４には、
シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３が夫々内蔵
されている。シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ
３は、端子Ｔ７から入力するインターレース／ノンイン
ターレース方式を切換える信号に応じて、インターレー
ス用データ入力端子Ｔ６又はノンインターレース用デー
タ入力端子Ｔ５から各方式の画像信号を入力して、イン
ターレース方式又はノンインターレース方式の画像信号
を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、平面ディスプレイ駆動
回路に関し、特にコモン電極を駆動する平面ディスプレ
イ駆動回路に関する。
回路に関し、特にコモン電極を駆動する平面ディスプレ
イ駆動回路に関する。
【０００２】
【従来の技術】従来の平面ディスプレイ駆動回路として
は、図７のブロック図に示すような回路がある。図７に
示すように、第１のＤフリップフロップＤＦＦ１におけ
るＤ端は入力端子Ｔ１に、Ｑ端は第２のＤフリップフロ
ップＤＦＦ２のＤ端及び出力端子Ｏ１に接続されてい
る。第２のＤフリップフロップＤＦＦ２におけるＱ端は
第３のＤフリップフロップＤＦＦ３のＤ端及び出力端子
Ｏ２に接続されている。第３のＤフリップフロップＤＦ
Ｆ３におけるＱ端は入力端子Ｔ２及び出力端子Ｏ３に接
続されている。更に、ＤフリップフロップＤＦＦ１，Ｄ
ＦＦ２，ＤＦＦ３における同期信号入力端子であるＣ端
には、共通に同期信号φが夫々入力される。出力端子Ｏ
１，Ｏ２，Ｏ３は、平面ディスプレイに接続される。こ
れらのように接続されたＤフリップフロップＤＦＦ１，
ＤＦＦ２，ＤＦＦ３は、平面ディスプレイ駆動回路を構
成し平面ディスプレイを駆動する。
は、図７のブロック図に示すような回路がある。図７に
示すように、第１のＤフリップフロップＤＦＦ１におけ
るＤ端は入力端子Ｔ１に、Ｑ端は第２のＤフリップフロ
ップＤＦＦ２のＤ端及び出力端子Ｏ１に接続されてい
る。第２のＤフリップフロップＤＦＦ２におけるＱ端は
第３のＤフリップフロップＤＦＦ３のＤ端及び出力端子
Ｏ２に接続されている。第３のＤフリップフロップＤＦ
Ｆ３におけるＱ端は入力端子Ｔ２及び出力端子Ｏ３に接
続されている。更に、ＤフリップフロップＤＦＦ１，Ｄ
ＦＦ２，ＤＦＦ３における同期信号入力端子であるＣ端
には、共通に同期信号φが夫々入力される。出力端子Ｏ
１，Ｏ２，Ｏ３は、平面ディスプレイに接続される。こ
れらのように接続されたＤフリップフロップＤＦＦ１，
ＤＦＦ２，ＤＦＦ３は、平面ディスプレイ駆動回路を構
成し平面ディスプレイを駆動する。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の平面ディスプレイ駆動回路では、インターレー
ス方式及びノンインターレース方式の画像信号両方を同
一の平面ディスプレイにおいて忠実に再生することが不
可能であるという問題点がある。
た従来の平面ディスプレイ駆動回路では、インターレー
ス方式及びノンインターレース方式の画像信号両方を同
一の平面ディスプレイにおいて忠実に再生することが不
可能であるという問題点がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、インターレース方式及びノンインターレー
ス方式の画像信号を同一の平面ディスプレイにおいて再
生することができる平面ディスプレイ駆動回路を提供す
ることを目的とする。
のであって、インターレース方式及びノンインターレー
ス方式の画像信号を同一の平面ディスプレイにおいて再
生することができる平面ディスプレイ駆動回路を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る平面ディス
プレイ駆動回路は、インターレース方式とノンインター
レース方式とを切換える信号を入力する入力端子と、こ
の入力端子から入力した前記インターレース方式とノン
インターレース方式とを切換える信号に応じてインター
レース方式に対応する動作をするかノンインターレース
方式に対応する動作をするかを切換えるシフトレジスタ
回路とを有することを特徴とする。
プレイ駆動回路は、インターレース方式とノンインター
レース方式とを切換える信号を入力する入力端子と、こ
の入力端子から入力した前記インターレース方式とノン
インターレース方式とを切換える信号に応じてインター
レース方式に対応する動作をするかノンインターレース
方式に対応する動作をするかを切換えるシフトレジスタ
回路とを有することを特徴とする。
【０００６】
【作用】本発明に係る平面ディスプレイ駆動回路におい
ては、本平面ディスプレイ駆動回路を構成するシストレ
ジスタ回路は、インターレース方式とノンインターレー
ス方式とを切換える信号を入力し、この信号によってイ
ンターレース方式の画像信号を平面ディスプレイに出力
する機能及びノンインターレース方式の画像信号を平面
ディスプレイに出力する機能が切換えられる。従って、
本発明に係る平面ディスプレイ駆動回路は、インターレ
ース方式及びノンインターレース方式の画像信号を１つ
の駆動回路によって同一の平面ディスプレイに再生する
ことができる。
ては、本平面ディスプレイ駆動回路を構成するシストレ
ジスタ回路は、インターレース方式とノンインターレー
ス方式とを切換える信号を入力し、この信号によってイ
ンターレース方式の画像信号を平面ディスプレイに出力
する機能及びノンインターレース方式の画像信号を平面
ディスプレイに出力する機能が切換えられる。従って、
本発明に係る平面ディスプレイ駆動回路は、インターレ
ース方式及びノンインターレース方式の画像信号を１つ
の駆動回路によって同一の平面ディスプレイに再生する
ことができる。
【０００７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００８】図１は、本発明の実施例に係る平面ディス
プレイ駆動回路を示すブロック図である。
プレイ駆動回路を示すブロック図である。
【０００９】図１に示すように、回路ＩＣ１，ＩＣ２，
ＩＣ３，ＩＣ４において、シフトレジスタ回路ＳＲ１，
ＳＲ２，ＳＲ３は直列に接続され、シフトレジスタ回路
ＳＲ１，ＳＲ２，ＳＲ３における各出力端Ｏは端子Ｔ１
０，Ｔ１１，Ｔ１２に夫々接続されている。ノンインタ
ーレース用データ入力端子Ｔ５，インターレース用デー
タ入力端子Ｔ６は、夫々トランスファゲートＴＧ３，Ｔ
Ｇ４を介してシフトレジスタ回路ＳＲ１におけるデータ
入力端Ｔ１に接続され、インターレース／ノンインター
レース切換用入力端子Ｔ７は、シフトレジスタ回路ＳＲ
１，ＳＲ２，ＳＲ３における各同期信号入力端Ｃに共通
に接続されている。各シフトレジスタ回路における最上
位ビットを出力するシフトレジスタ回路ＳＲ１における
出力端Ｔ２は、出力端子Ｔ９に接続され、各シフトレジ
スタ回路における最下位ビットを出力するシフトレジス
タ回路ＳＲ３における出力端Ｔ４は、出力端子Ｔ１３に
接続されている。
ＩＣ３，ＩＣ４において、シフトレジスタ回路ＳＲ１，
ＳＲ２，ＳＲ３は直列に接続され、シフトレジスタ回路
ＳＲ１，ＳＲ２，ＳＲ３における各出力端Ｏは端子Ｔ１
０，Ｔ１１，Ｔ１２に夫々接続されている。ノンインタ
ーレース用データ入力端子Ｔ５，インターレース用デー
タ入力端子Ｔ６は、夫々トランスファゲートＴＧ３，Ｔ
Ｇ４を介してシフトレジスタ回路ＳＲ１におけるデータ
入力端Ｔ１に接続され、インターレース／ノンインター
レース切換用入力端子Ｔ７は、シフトレジスタ回路ＳＲ
１，ＳＲ２，ＳＲ３における各同期信号入力端Ｃに共通
に接続されている。各シフトレジスタ回路における最上
位ビットを出力するシフトレジスタ回路ＳＲ１における
出力端Ｔ２は、出力端子Ｔ９に接続され、各シフトレジ
スタ回路における最下位ビットを出力するシフトレジス
タ回路ＳＲ３における出力端Ｔ４は、出力端子Ｔ１３に
接続されている。
【００１０】これらのように構成された回路ＩＣ１，Ｉ
Ｃ２，ＩＣ３，ＩＣ４において、回路ＩＣ１の端子Ｔ９
は回路ＩＣ３の端子Ｔ５に接続され、回路ＩＣ１の端子
Ｔ１３は回路ＩＣ２の端子Ｔ５及びＴ６に接続され、回
路ＩＣ２の端子Ｔ１３は回路ＩＣ３の端子Ｔ６に接続さ
れ、回路ＩＣ３の端子Ｔ１３は回路ＩＣ４の端子Ｔ５及
びＴ６に接続されている。更に、入力信号Ｓｐは、回路
ＩＣ１の端子Ｔ５及びＴ６に入力され、入力信号Ｓｔ３
は、回路ＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４の各端子Ｔ７
とトランスファゲートＴＧ３，ＴＧ４の各制御端とエク
スクルーシブＯＲゲートＸＯＲ１の第２の入力端とに共
通に入力され、同期信号φは、回路ＩＣ１，ＩＣ２の各
端子Ｔ８及びエクスクルーシブＯＲゲートＸＯＲ１の第
１の入力端に入力され、エクスクルーシブＯＲゲートＸ
ＯＲ１の出力は、回路ＩＣ３，ＩＣ４の各端子Ｔ８に入
力される。
Ｃ２，ＩＣ３，ＩＣ４において、回路ＩＣ１の端子Ｔ９
は回路ＩＣ３の端子Ｔ５に接続され、回路ＩＣ１の端子
Ｔ１３は回路ＩＣ２の端子Ｔ５及びＴ６に接続され、回
路ＩＣ２の端子Ｔ１３は回路ＩＣ３の端子Ｔ６に接続さ
れ、回路ＩＣ３の端子Ｔ１３は回路ＩＣ４の端子Ｔ５及
びＴ６に接続されている。更に、入力信号Ｓｐは、回路
ＩＣ１の端子Ｔ５及びＴ６に入力され、入力信号Ｓｔ３
は、回路ＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４の各端子Ｔ７
とトランスファゲートＴＧ３，ＴＧ４の各制御端とエク
スクルーシブＯＲゲートＸＯＲ１の第２の入力端とに共
通に入力され、同期信号φは、回路ＩＣ１，ＩＣ２の各
端子Ｔ８及びエクスクルーシブＯＲゲートＸＯＲ１の第
１の入力端に入力され、エクスクルーシブＯＲゲートＸ
ＯＲ１の出力は、回路ＩＣ３，ＩＣ４の各端子Ｔ８に入
力される。
【００１１】平面ディスプレイの各コモン電極は、信号
ＳＯ１を出力する回路ＩＣ１の端子Ｔ１０、信号ＳＯ７
を出力する回路ＩＣ３の端子Ｔ１０、信号ＳＯ２を出力
する回路ＩＣ１の端子Ｔ１１、信号ＳＯ８を出力する回
路ＩＣ３の端子Ｔ１１、信号ＳＯ３を出力する回路ＩＣ
１の端子Ｔ１２、信号ＳＯ９を出力する回路ＩＣ３の端
子Ｔ１２、信号ＳＯ４を出力する回路ＩＣ２の端子Ｔ１
０、信号ＳＯ１０を出力する回路ＩＣ４の端子Ｔ１０、
信号ＳＯ５を出力する回路ＩＣ２の端子Ｔ１１、信号Ｓ
Ｏ１１を出力する回路ＩＣ４の端子Ｔ１１、信号ＳＯ６
を出力する回路ＩＣ２の端子Ｔ１２、信号ＳＯ１２を出
力する回路ＩＣ４の端子Ｔ１２に夫々接続されている。
ＳＯ１を出力する回路ＩＣ１の端子Ｔ１０、信号ＳＯ７
を出力する回路ＩＣ３の端子Ｔ１０、信号ＳＯ２を出力
する回路ＩＣ１の端子Ｔ１１、信号ＳＯ８を出力する回
路ＩＣ３の端子Ｔ１１、信号ＳＯ３を出力する回路ＩＣ
１の端子Ｔ１２、信号ＳＯ９を出力する回路ＩＣ３の端
子Ｔ１２、信号ＳＯ４を出力する回路ＩＣ２の端子Ｔ１
０、信号ＳＯ１０を出力する回路ＩＣ４の端子Ｔ１０、
信号ＳＯ５を出力する回路ＩＣ２の端子Ｔ１１、信号Ｓ
Ｏ１１を出力する回路ＩＣ４の端子Ｔ１１、信号ＳＯ６
を出力する回路ＩＣ２の端子Ｔ１２、信号ＳＯ１２を出
力する回路ＩＣ４の端子Ｔ１２に夫々接続されている。
【００１２】図４は、図１に示す本実施例に係る平面デ
ィスプレイ駆動回路におけるシフトレジスタ回路の実施
例を示す回路図である。
ィスプレイ駆動回路におけるシフトレジスタ回路の実施
例を示す回路図である。
【００１３】図４に示すように本シフトレジスタ回路Ｓ
Ｒにおいては、入力端子Ｔ１はトランスファゲートＴＧ
１の一端に、トランスファゲートＴＧ１の他端はインバ
ータＩＮＶ１の入力端及びクロックドインバータＣＩＮ
Ｖ１の出力端に、インバータＩＮＶ１の出力端はインバ
ータＩＮＶ４の入力端，トランスファゲートＴＧ２の一
端，クロックドインバータＣＩＮＶ１の入力端及びＮＡ
ＮＤゲートＮＡ１の第１の入力端に、トランスファゲー
トＴＧ２の他端はインバータＩＮＶ２の入力端及びクロ
ックドインバータＣＩＮＶ２の出力端に、インバータＩ
ＮＶ２の出力端は上位ビット信号を入力する入力端子Ｔ
２，クロックドインバータＣＩＮＶ２の入力端及びＡＮ
ＤゲートＡＮＤ１の第１の入力端に、インターレース／
ノンインターレース切換信号入力端子Ｔ３はＮＡＮＤゲ
ートＮＡ１の第２の入力端に、ＮＡＮＤゲートＮＡ１の
出力端はＡＮＤゲートＡＮＤ１の第２の入力端に、ＡＮ
ＤゲートＡＮＤ１の出力端は本シフトレジスタ回路ＳＲ
の出力端である出力端子Ｏに、夫々接続されている。
Ｒにおいては、入力端子Ｔ１はトランスファゲートＴＧ
１の一端に、トランスファゲートＴＧ１の他端はインバ
ータＩＮＶ１の入力端及びクロックドインバータＣＩＮ
Ｖ１の出力端に、インバータＩＮＶ１の出力端はインバ
ータＩＮＶ４の入力端，トランスファゲートＴＧ２の一
端，クロックドインバータＣＩＮＶ１の入力端及びＮＡ
ＮＤゲートＮＡ１の第１の入力端に、トランスファゲー
トＴＧ２の他端はインバータＩＮＶ２の入力端及びクロ
ックドインバータＣＩＮＶ２の出力端に、インバータＩ
ＮＶ２の出力端は上位ビット信号を入力する入力端子Ｔ
２，クロックドインバータＣＩＮＶ２の入力端及びＡＮ
ＤゲートＡＮＤ１の第１の入力端に、インターレース／
ノンインターレース切換信号入力端子Ｔ３はＮＡＮＤゲ
ートＮＡ１の第２の入力端に、ＮＡＮＤゲートＮＡ１の
出力端はＡＮＤゲートＡＮＤ１の第２の入力端に、ＡＮ
ＤゲートＡＮＤ１の出力端は本シフトレジスタ回路ＳＲ
の出力端である出力端子Ｏに、夫々接続されている。
【００１４】次に、上述の如く構成された本実施例に係
る平面ディスプレイ駆動回路の動作について説明する。
る平面ディスプレイ駆動回路の動作について説明する。
【００１５】図５は、図４に示すシフトレジスタ回路に
おける各部の動作タイミングを示すタイミングチャート
である。図４に示すシフトレジスタ回路において、同期
信号φはトランスファゲートＴＧ１，ＴＧ２，クロック
ドインバータＣＩＮＶ１，ＣＩＮＶ２に、入力信号ＳＴ
１は入力端子Ｔ１に、入力信号ＳＴ３は入力端子Ｔ３に
入力される。図５に示す時間ｔ0〜ｔ1のときは、トラン
スファゲートＴＧ１がＯＮするので、入力信号ＳＴ１＝
“Ｈ”がインバータＩＮＶ１に入力され、インバータＩ
ＮＶ１の出力である信号ＳＴ４＝“Ｌ”がＮＡＮＤゲー
トＮＡ１に入力される。時間ｔ1〜ｔ2のときは、トラン
スファゲートＴＧ１がＯＦＦし、クロックドインバータ
ＣＩＮＶ１及びトランスファゲートＴＧ２が夫々ＯＮす
る。ここで、クロックドインバータＣＩＮＶ１がＯＮし
トランスファゲートＴＧ１がＯＦＦするため、信号ＳＴ
４は時間ｔ1における状態“Ｌ”が保持されており、ト
ランスファゲートＴＧ２がＯＮするため、信号ＳＴ４＝
“Ｌ”がインバータＩＮＶ２に入力され、インバータＩ
ＮＶ２の出力である信号ＳＴ２＝“Ｈ”がＡＮＤゲート
ＡＮＤ１に入力される。時間ｔ2〜ｔ3のときは、トラン
スファゲートＴＧ１及びクロックドインバータＣＩＮＶ
２がＯＮし、トランスファゲートＴＧ２及びクロックド
インバータＣＩＮＶ１がＯＦＦする。ここで、トランス
ファゲートＴＧ１がＯＮするため、信号ＳＴ１＝“Ｌ”
がインバータＩＮＶ１に入力され、インバータＩＮＶ１
の出力である信号ＳＴ４＝“Ｈ”がＮＡＮＤゲートＮＡ
１に入力される。また、トランスファゲートＴＧ２がＯ
ＦＦしクロックドインバータＣＩＮＶ２がＯＮするた
め、信号ＳＴ２は時間ｔ2における状態“Ｈ”が保持さ
れＡＮＤゲートＡＮＤ１に入力される。
おける各部の動作タイミングを示すタイミングチャート
である。図４に示すシフトレジスタ回路において、同期
信号φはトランスファゲートＴＧ１，ＴＧ２，クロック
ドインバータＣＩＮＶ１，ＣＩＮＶ２に、入力信号ＳＴ
１は入力端子Ｔ１に、入力信号ＳＴ３は入力端子Ｔ３に
入力される。図５に示す時間ｔ0〜ｔ1のときは、トラン
スファゲートＴＧ１がＯＮするので、入力信号ＳＴ１＝
“Ｈ”がインバータＩＮＶ１に入力され、インバータＩ
ＮＶ１の出力である信号ＳＴ４＝“Ｌ”がＮＡＮＤゲー
トＮＡ１に入力される。時間ｔ1〜ｔ2のときは、トラン
スファゲートＴＧ１がＯＦＦし、クロックドインバータ
ＣＩＮＶ１及びトランスファゲートＴＧ２が夫々ＯＮす
る。ここで、クロックドインバータＣＩＮＶ１がＯＮし
トランスファゲートＴＧ１がＯＦＦするため、信号ＳＴ
４は時間ｔ1における状態“Ｌ”が保持されており、ト
ランスファゲートＴＧ２がＯＮするため、信号ＳＴ４＝
“Ｌ”がインバータＩＮＶ２に入力され、インバータＩ
ＮＶ２の出力である信号ＳＴ２＝“Ｈ”がＡＮＤゲート
ＡＮＤ１に入力される。時間ｔ2〜ｔ3のときは、トラン
スファゲートＴＧ１及びクロックドインバータＣＩＮＶ
２がＯＮし、トランスファゲートＴＧ２及びクロックド
インバータＣＩＮＶ１がＯＦＦする。ここで、トランス
ファゲートＴＧ１がＯＮするため、信号ＳＴ１＝“Ｌ”
がインバータＩＮＶ１に入力され、インバータＩＮＶ１
の出力である信号ＳＴ４＝“Ｈ”がＮＡＮＤゲートＮＡ
１に入力される。また、トランスファゲートＴＧ２がＯ
ＦＦしクロックドインバータＣＩＮＶ２がＯＮするた
め、信号ＳＴ２は時間ｔ2における状態“Ｈ”が保持さ
れＡＮＤゲートＡＮＤ１に入力される。
【００１６】入力信号ＳＴ３＝“Ｌ”のときＮＡＮＤゲ
ートＮＡ１の出力である信号ＳＴ５は、信号ＳＴ４の状
態にかかわらず常に“Ｈ”になり、信号ＳＴ５を入力す
るＡＮＤゲートＡＮＤ１の出力である信号Ｓoは、ＡＮ
ＤゲートＡＮＤ１の他方の入力である信号ＳＴ２の状態
になる。即ち入力信号ＳＴ３＝“Ｌ”のときは、（信号
Ｓo＝信号ＳＴ２）になる。
ートＮＡ１の出力である信号ＳＴ５は、信号ＳＴ４の状
態にかかわらず常に“Ｈ”になり、信号ＳＴ５を入力す
るＡＮＤゲートＡＮＤ１の出力である信号Ｓoは、ＡＮ
ＤゲートＡＮＤ１の他方の入力である信号ＳＴ２の状態
になる。即ち入力信号ＳＴ３＝“Ｌ”のときは、（信号
Ｓo＝信号ＳＴ２）になる。
【００１７】入力信号ＳＴ３＝“Ｈ”のときＮＡＮＤゲ
ートＮＡ１の出力である信号ＳＴ５は、信号ＳＴ４が反
転した信号ＳＴ４になり、ＡＮＤゲートＡＮＤ１に入力
される。ＡＮＤゲートＡＮＤ１の出力である信号Ｓo
は、Ｓo＝ＳＴ５・ＳＴ２となるため、時間ｔ1〜ｔ2の
ときのみＳo＝“Ｈ”になり、時間ｔ1〜ｔ2以外はＳo＝
“Ｌ”になる。
ートＮＡ１の出力である信号ＳＴ５は、信号ＳＴ４が反
転した信号ＳＴ４になり、ＡＮＤゲートＡＮＤ１に入力
される。ＡＮＤゲートＡＮＤ１の出力である信号Ｓo
は、Ｓo＝ＳＴ５・ＳＴ２となるため、時間ｔ1〜ｔ2の
ときのみＳo＝“Ｈ”になり、時間ｔ1〜ｔ2以外はＳo＝
“Ｌ”になる。
【００１８】図２及び図３は、図１に示す本実施例に係
る平面ディスプレイ駆動回路における各部の動作タイミ
ングを示すタイミングチャートである。入力信号ＳＴ３
＝“Ｌ”のときにおいて、図５に示すタイミングチャー
トより信号ＳＯ１〜ＳＯ１２は、図２に示すようにな
る。この図２に示す信号ＳＯ１〜ＳＯ１２は、インター
レース方式の画像信号に対応している。
る平面ディスプレイ駆動回路における各部の動作タイミ
ングを示すタイミングチャートである。入力信号ＳＴ３
＝“Ｌ”のときにおいて、図５に示すタイミングチャー
トより信号ＳＯ１〜ＳＯ１２は、図２に示すようにな
る。この図２に示す信号ＳＯ１〜ＳＯ１２は、インター
レース方式の画像信号に対応している。
【００１９】一方、入力信号ＳＴ３＝“Ｈ”のときにお
いては、図５に示すタイミングチャートより信号ＳＯ１
〜ＳＯ１２は、図３に示すようになる。この図３に示す
信号ＳＯ１〜ＳＯ１２は、ノンインターレース方式の画
像信号に対応している。
いては、図５に示すタイミングチャートより信号ＳＯ１
〜ＳＯ１２は、図３に示すようになる。この図３に示す
信号ＳＯ１〜ＳＯ１２は、ノンインターレース方式の画
像信号に対応している。
【００２０】図２及び図３に示されているように、本実
施例に係る平面ディスプレイ駆動回路は、図４に示すシ
フトレジスタ回路を用いることにより、インターレース
方式及びノンインターレース方式の画像信号の両方を同
一平面ディスプレイで再生することができる。
施例に係る平面ディスプレイ駆動回路は、図４に示すシ
フトレジスタ回路を用いることにより、インターレース
方式及びノンインターレース方式の画像信号の両方を同
一平面ディスプレイで再生することができる。
【００２１】図６は、図１に示す本実施例に係る平面デ
ィスプレイ駆動回路におけるシフトレジスタ回路の他の
実施例を示す回路図である。図６に示すシフトレジスタ
回路において、図４に示すシフトレジスタ回路に対して
異なる構成部は、図４におけるＮＡＮＤゲートＮＡ１の
部分がＡＮＤゲートＡＮＤ１になっているところ，図４
におけるＡＮＤゲートＡＮＤ１の部分がＮＯＲゲートＮ
ＯＲ１になっているところ及びＮＯＲゲートＮＯＲ１の
一方の入力端とインバータＩＮＶ２の出力端との間にイ
ンバータＩＮＶ３が挿入されているところである。
ィスプレイ駆動回路におけるシフトレジスタ回路の他の
実施例を示す回路図である。図６に示すシフトレジスタ
回路において、図４に示すシフトレジスタ回路に対して
異なる構成部は、図４におけるＮＡＮＤゲートＮＡ１の
部分がＡＮＤゲートＡＮＤ１になっているところ，図４
におけるＡＮＤゲートＡＮＤ１の部分がＮＯＲゲートＮ
ＯＲ１になっているところ及びＮＯＲゲートＮＯＲ１の
一方の入力端とインバータＩＮＶ２の出力端との間にイ
ンバータＩＮＶ３が挿入されているところである。
【００２２】図６に示すシフトレジスタ回路は、図４に
示すシフトレジスタ回路に対して、同一の機能を有し、
更に実際に回路を設計したとき構成に必要となる素子数
を減らすことができる。
示すシフトレジスタ回路に対して、同一の機能を有し、
更に実際に回路を設計したとき構成に必要となる素子数
を減らすことができる。
【００２３】
【発明の効果】以上説明したように本発明に係る平面デ
ィスプレイ駆動回路によれば、インターレース／ノンイ
ンターレース方式切換信号によって本平面ディスプレイ
駆動回路を構成するシストレジスタ回路を制御すること
により、インターレース方式及びノンインターレース方
式の画像信号両方を同一の平面ディスプレイに対して１
つの駆動回路で再生することができる。
ィスプレイ駆動回路によれば、インターレース／ノンイ
ンターレース方式切換信号によって本平面ディスプレイ
駆動回路を構成するシストレジスタ回路を制御すること
により、インターレース方式及びノンインターレース方
式の画像信号両方を同一の平面ディスプレイに対して１
つの駆動回路で再生することができる。
【図１】本発明の実施例に係る平面ディスプレイ駆動回
路を示すブロック図である。
路を示すブロック図である。
【図２】図１に示す平面ディスプレイ駆動回路における
入力信号ＳＴ３が“Ｌ”のときの各部の動作タイミング
を示すタイミングチャートである。
入力信号ＳＴ３が“Ｌ”のときの各部の動作タイミング
を示すタイミングチャートである。
【図３】図１に示す平面ディスプレイ駆動回路における
入力信号ＳＴ３が“Ｈ”のときの各部の動作タイミング
を示すタイミングチャートである。
入力信号ＳＴ３が“Ｈ”のときの各部の動作タイミング
を示すタイミングチャートである。
【図４】図１に示す平面ディスプレイ駆動回路における
シフトレジスタ回路の実施例を示す回路図である。
シフトレジスタ回路の実施例を示す回路図である。
【図５】図４に示すシフトレジスタ回路における各部の
動作タイミングを示すタイミングチャートである。
動作タイミングを示すタイミングチャートである。
【図６】図１に示す平面ディスプレイ駆動回路における
シフトレジスタ回路の他の実施例を示す回路図である。
シフトレジスタ回路の他の実施例を示す回路図である。
【図７】従来の平面ディスプレイ駆動回路の一例を示す
ブロック図である。
ブロック図である。
ＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４ ；回路 ＳＲ１，ＳＲ２，ＳＲ３ ；シフトレジスタ回路 ＴＧ３，ＴＧ４ ；トランスファゲート Ｔ１〜Ｔ１３ ；端子
Claims (1)
- 【請求項１】 インターレース方式とノンインターレー
ス方式とを切換える信号を入力する入力端子と、この入
力端子から入力した前記インターレース方式とノンイン
ターレース方式とを切換える信号に応じてインターレー
ス方式に対応する動作をするかノンインターレース方式
に対応する動作をするかを切換えるシフトレジスタ回路
とを有することを特徴とする平面ディスプレイ駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10275892A JPH05297818A (ja) | 1992-04-22 | 1992-04-22 | 平面ディスプレイ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10275892A JPH05297818A (ja) | 1992-04-22 | 1992-04-22 | 平面ディスプレイ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297818A true JPH05297818A (ja) | 1993-11-12 |
Family
ID=14336104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10275892A Pending JPH05297818A (ja) | 1992-04-22 | 1992-04-22 | 平面ディスプレイ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397356B1 (ko) * | 1997-12-19 | 2003-10-17 | 주식회사 대우일렉트로닉스 | 피디피 텔레비전의 데이터처리장치 |
| JP2006330263A (ja) * | 2005-05-25 | 2006-12-07 | Toshiba Matsushita Display Technology Co Ltd | 平面表示装置および平面表示装置の駆動方法 |
| US7405718B2 (en) | 2002-12-20 | 2008-07-29 | Seiko Epson Corporation | Driver for a liquid crystal device |
-
1992
- 1992-04-22 JP JP10275892A patent/JPH05297818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397356B1 (ko) * | 1997-12-19 | 2003-10-17 | 주식회사 대우일렉트로닉스 | 피디피 텔레비전의 데이터처리장치 |
| US7405718B2 (en) | 2002-12-20 | 2008-07-29 | Seiko Epson Corporation | Driver for a liquid crystal device |
| JP2006330263A (ja) * | 2005-05-25 | 2006-12-07 | Toshiba Matsushita Display Technology Co Ltd | 平面表示装置および平面表示装置の駆動方法 |
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