JPH05297035A - 周波数検出器 - Google Patents
周波数検出器Info
- Publication number
- JPH05297035A JPH05297035A JP17299891A JP17299891A JPH05297035A JP H05297035 A JPH05297035 A JP H05297035A JP 17299891 A JP17299891 A JP 17299891A JP 17299891 A JP17299891 A JP 17299891A JP H05297035 A JPH05297035 A JP H05297035A
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- JP
- Japan
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- signal
- input
- offset value
- outputs
- value
- Prior art date
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- Pending
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Abstract
(57)【要約】
【構成】第１のカウンタ２は、第１のリセット信号Ｉに
よりクロックＧが計数された計数値Ｈを出力する。累積
加算器１は第２のリセット信号ＪによりクロックＧの間
隔で入力信号Ａが加算された加算信号Ｅを出力する。除
算器４は、リセット信号Ｊにより加算信号Ｅを計数値Ｈ
で除算しオフセット値Ｆとして出力する。コンパレータ
ー５は、入力信号Ａとオフセット値Ｆとが比較された比
較値Ｂを出力する。Ｄ−ＦＦ回路６は、リセット信号Ｉ
により比較値ＢがクロックＧの周期に変換された変換信
号Ｃを出力する。第２のカウンタ７は、変換信号Ｃをリ
セット信号Ｉの周期で計数し出力する。論理積回路３
は、変換信号Ｃとリセット信号Ｉとの論理積を求めリセ
ット信号Ｊとして出力する。 【効果】正確な周波数を検出することができる。
よりクロックＧが計数された計数値Ｈを出力する。累積
加算器１は第２のリセット信号ＪによりクロックＧの間
隔で入力信号Ａが加算された加算信号Ｅを出力する。除
算器４は、リセット信号Ｊにより加算信号Ｅを計数値Ｈ
で除算しオフセット値Ｆとして出力する。コンパレータ
ー５は、入力信号Ａとオフセット値Ｆとが比較された比
較値Ｂを出力する。Ｄ−ＦＦ回路６は、リセット信号Ｉ
により比較値ＢがクロックＧの周期に変換された変換信
号Ｃを出力する。第２のカウンタ７は、変換信号Ｃをリ
セット信号Ｉの周期で計数し出力する。論理積回路３
は、変換信号Ｃとリセット信号Ｉとの論理積を求めリセ
ット信号Ｊとして出力する。 【効果】正確な周波数を検出することができる。
Description
【０００１】
【産業上の利用分野】本発明は周波数検出器に関し、特
にディジタル信号処理による周波数検出器に関する。
にディジタル信号処理による周波数検出器に関する。
【０００２】
【従来の技術】図３は従来の周波数検出器の一例のブロ
ック図である。
ック図である。
【０００３】従来例において、コンパレータ１１は、周
波数を検出しようとするディジタル信号ａが入力され、
比較値ｇに対して入力が０以上なら１を、０より小さい
なら０を信号ｂとして出力する。遅延器２は、入力の信
号に対してサンプリング間隔の遅延を与え信号ｃとして
出力する。排他的論理和回路１３は、入力の信号ｂと信
号ｃとの排他的論理和を信号ｄとして出力する。エッジ
カウンタ１４は、入力信号Ｄのエッジを一定時間カウン
トすることにより信号ｅとして周波数を検出していた。
波数を検出しようとするディジタル信号ａが入力され、
比較値ｇに対して入力が０以上なら１を、０より小さい
なら０を信号ｂとして出力する。遅延器２は、入力の信
号に対してサンプリング間隔の遅延を与え信号ｃとして
出力する。排他的論理和回路１３は、入力の信号ｂと信
号ｃとの排他的論理和を信号ｄとして出力する。エッジ
カウンタ１４は、入力信号Ｄのエッジを一定時間カウン
トすることにより信号ｅとして周波数を検出していた。
【０００４】
【発明が解決しようとする課題】上述した従来の周波数
検出器は、入力信号ａのゼロクロスポイントをカウント
することにより、周波数を検出するため図４（ａ）のよ
うに入力信号ａについてオフセット電位がない場合には
問題なく検出できるが図４（ｂ）のように入力信号ａに
ついてオフセット電位が大きい場合にはゼロクロスポイ
ントが存在せず、カウントエラーを生じるという問題点
があった。
検出器は、入力信号ａのゼロクロスポイントをカウント
することにより、周波数を検出するため図４（ａ）のよ
うに入力信号ａについてオフセット電位がない場合には
問題なく検出できるが図４（ｂ）のように入力信号ａに
ついてオフセット電位が大きい場合にはゼロクロスポイ
ントが存在せず、カウントエラーを生じるという問題点
があった。
【０００５】
【課題を解決するための手段】本発明の周波数検出器
は、第１のリセット信号によりクロックが計数された計
数値を出力する第１のカウンタと、第２のリセット信号
により前記クロック間隔で入力信号が加算された加算信
号を出力する累積加算器と、前記第２のリセット信号に
より前記加算値を前記計数値で除算しオフセット値とし
て出力する除算器と、前記入力信号と前記オフセット値
とが比較された比較値を出力する比較器と、前記第１の
リセット信号により前記比較値が前記クロック周期に変
換された変換信号を出力するＤフリップフロップと、前
記変換信号を前記第１のリセット信号の周期で計数し出
力する第２のカウンタと、前記変換信号と前記第１のリ
セット信号との論理積を前記第２のリセット信号として
出力する論理積回路とを有する。
は、第１のリセット信号によりクロックが計数された計
数値を出力する第１のカウンタと、第２のリセット信号
により前記クロック間隔で入力信号が加算された加算信
号を出力する累積加算器と、前記第２のリセット信号に
より前記加算値を前記計数値で除算しオフセット値とし
て出力する除算器と、前記入力信号と前記オフセット値
とが比較された比較値を出力する比較器と、前記第１の
リセット信号により前記比較値が前記クロック周期に変
換された変換信号を出力するＤフリップフロップと、前
記変換信号を前記第１のリセット信号の周期で計数し出
力する第２のカウンタと、前記変換信号と前記第１のリ
セット信号との論理積を前記第２のリセット信号として
出力する論理積回路とを有する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図、図
２は本実施例の各部の信号の波形図である。
２は本実施例の各部の信号の波形図である。
【０００８】累積加算器１は入力のディジタル信号Ａを
クロックＧによりサンプリングし、累積加算して加算信
号Ｅとして出力し、リセット信号Ｊの立下り時にリセッ
トされる。第１のカウンター２は、クロックＧが計数さ
れた計数値Ｈを出力し、リセット信号Ｊの立下り時にリ
セットされる。論理積回路３は、リセット信号Ｉと信号
Ｃとの論理積を求めリセット信号Ｊとして出力する。除
算器４は、リセット信号Ｊのエッヂトリガにより加算信
号Ｅを計数値Ｈで除算したオフセット値Ｆを出力する。
コンパレーター５は入力のディジタル信号Ａがオフセッ
ト値Ｆ以上なら“１”をオフセット値Ｆ以下なら“０”
を比較値Ｂとして出力する。Ｄ−ＦＦ回路６は比較値Ｂ
をクロックＧのエッヂで取り込んで変換信号Ｃとして出
力し、リセット信号Ｉによりリセットされる。第２のカ
ウンター７は変換信号Ｃのエッヂによりカウントアップ
し、リセット信号Ｉによりリセットされ検出信号Ｄを出
力する。
クロックＧによりサンプリングし、累積加算して加算信
号Ｅとして出力し、リセット信号Ｊの立下り時にリセッ
トされる。第１のカウンター２は、クロックＧが計数さ
れた計数値Ｈを出力し、リセット信号Ｊの立下り時にリ
セットされる。論理積回路３は、リセット信号Ｉと信号
Ｃとの論理積を求めリセット信号Ｊとして出力する。除
算器４は、リセット信号Ｊのエッヂトリガにより加算信
号Ｅを計数値Ｈで除算したオフセット値Ｆを出力する。
コンパレーター５は入力のディジタル信号Ａがオフセッ
ト値Ｆ以上なら“１”をオフセット値Ｆ以下なら“０”
を比較値Ｂとして出力する。Ｄ−ＦＦ回路６は比較値Ｂ
をクロックＧのエッヂで取り込んで変換信号Ｃとして出
力し、リセット信号Ｉによりリセットされる。第２のカ
ウンター７は変換信号Ｃのエッヂによりカウントアップ
し、リセット信号Ｉによりリセットされ検出信号Ｄを出
力する。
【０００９】次に、本実施例の動作について説明する
と、入力のディジタル信号Ａは累積加算器１及びコンパ
レーター５へ入力される。累積加算の結果の加算信号Ｅ
は除算器４において、リセット信号Ｊをトリガにして第
１のカウンター２の計数値Ｈと累積加算器１の加算信号
Ｅとで除算しオフセット値Ｆを出力する。同時にリセッ
ト信号Ｊをトリガにして、累積加算器１及び第１のカウ
ンター２がリセットされる。このリセット信号Ｊはコン
パレーター５の比較値ＢがＤ−ＦＦ回路６と論理積回路
３とを経て帰還したものであり、入力のディジタル信号
Ａの１周期毎にリセット信号Ｊのトリガが発生する。
と、入力のディジタル信号Ａは累積加算器１及びコンパ
レーター５へ入力される。累積加算の結果の加算信号Ｅ
は除算器４において、リセット信号Ｊをトリガにして第
１のカウンター２の計数値Ｈと累積加算器１の加算信号
Ｅとで除算しオフセット値Ｆを出力する。同時にリセッ
ト信号Ｊをトリガにして、累積加算器１及び第１のカウ
ンター２がリセットされる。このリセット信号Ｊはコン
パレーター５の比較値ＢがＤ−ＦＦ回路６と論理積回路
３とを経て帰還したものであり、入力のディジタル信号
Ａの１周期毎にリセット信号Ｊのトリガが発生する。
【００１０】従って、除算器４のオフセット値Ｆはディ
ジタル信号Ａの１周期の総和を時間で割った平均値であ
り、オフセット値Ｆに相当する。オフセット値Ｆが出力
されると共に新たなオフセット値の検出のサイクルに入
る。除算器４のオフセット値Ｆをコンパレーター５へス
レッショルド値として入力し、ディジタル信号Ａが比較
される。その結果の比較値ＢがＤ−ＦＦ回路６を経て第
２のカウンター７へ入力される。従ってこの第２のカウ
ンター７では入力のディジタル信号Ａのオフセット値Ｆ
に対するクロスポイントをカウントする。又、Ｄ−ＦＦ
回路６の変換信号Ｃは、論理積回路３で外部リセットＩ
との論理積が求められ、オフセット値Ｆの検出サイクル
のリセット信号Ｊとして帰還される。
ジタル信号Ａの１周期の総和を時間で割った平均値であ
り、オフセット値Ｆに相当する。オフセット値Ｆが出力
されると共に新たなオフセット値の検出のサイクルに入
る。除算器４のオフセット値Ｆをコンパレーター５へス
レッショルド値として入力し、ディジタル信号Ａが比較
される。その結果の比較値ＢがＤ−ＦＦ回路６を経て第
２のカウンター７へ入力される。従ってこの第２のカウ
ンター７では入力のディジタル信号Ａのオフセット値Ｆ
に対するクロスポイントをカウントする。又、Ｄ−ＦＦ
回路６の変換信号Ｃは、論理積回路３で外部リセットＩ
との論理積が求められ、オフセット値Ｆの検出サイクル
のリセット信号Ｊとして帰還される。
【００１１】以上の様な動作を外部からのリセット信号
Ｉの入力後一定時間行うことにより入力のディジタル信
号Ａのオフセット値Ｆの時間的変動に影響されずその周
波数を第２のカウンター７の出力信号Ｄとして得ること
ができる。
Ｉの入力後一定時間行うことにより入力のディジタル信
号Ａのオフセット値Ｆの時間的変動に影響されずその周
波数を第２のカウンター７の出力信号Ｄとして得ること
ができる。
【００１２】
【発明の効果】以上説明したように本発明は、入力のデ
ィジタル信号のオフセット値とのクロスポイントをカウ
ントして周波数を検出するときオフセット値を入力のデ
ィジタル信号に対応して変換することにより、入力のデ
ィジタル信号のオフセット値が時間的変動等の影響を受
けることなく正確な周波数を検出することができる。
ィジタル信号のオフセット値とのクロスポイントをカウ
ントして周波数を検出するときオフセット値を入力のデ
ィジタル信号に対応して変換することにより、入力のデ
ィジタル信号のオフセット値が時間的変動等の影響を受
けることなく正確な周波数を検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の各部の波形図である。
【図３】従来の周波数検出器の一例のブロック図であ
る。
る。
【図４】従来例を説明するための波形図である。
１ 累積加算器 ２ 第１のカウンター ３ 論理積回路 ４ 除算器 ５ コンパレーター ６ Ｄ−ＦＦ回路 ７ 第２のカウンタ
Claims (1)
- 【請求項１】 第１のリセット信号によりクロックが計
数された計数値を出力する第１のカウンタと、第２のリ
セット信号により前記クロック間隔で入力信号が加算さ
れた加算信号を出力する累積加算器と、前記第２のリセ
ット信号により前記加算値を前記計数値で除算しオフセ
ット値として出力する除算器と、前記入力信号と前記オ
フセット値とが比較された比較値を出力する比較器と、
前記第１のリセット信号により前記比較値が前記クロッ
ク周期に変換された変換信号を出力するＤフリップフロ
ップと、前記変換信号を前記第１のリセット信号の周期
で計数し出力する第２のカウンタと、前記変換信号と前
記第１のリセット信号との論理積を前記第２のリセット
信号として出力する論理積回路とを有することを特徴と
する周波数検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17299891A JPH05297035A (ja) | 1991-07-15 | 1991-07-15 | 周波数検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17299891A JPH05297035A (ja) | 1991-07-15 | 1991-07-15 | 周波数検出器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297035A true JPH05297035A (ja) | 1993-11-12 |
Family
ID=15952293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17299891A Pending JPH05297035A (ja) | 1991-07-15 | 1991-07-15 | 周波数検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101968510A (zh) * | 2010-09-21 | 2011-02-09 | 天津农学院 | 谐振式传感器输出信号频率的高分辨率测量电路及其方法 |
-
1991
- 1991-07-15 JP JP17299891A patent/JPH05297035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101968510A (zh) * | 2010-09-21 | 2011-02-09 | 天津农学院 | 谐振式传感器输出信号频率的高分辨率测量电路及其方法 |
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