JP3332634B2 - デューティ調整装置 - Google Patents
デューティ調整装置Info
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- JP3332634B2 JP3332634B2 JP01216795A JP1216795A JP3332634B2 JP 3332634 B2 JP3332634 B2 JP 3332634B2 JP 01216795 A JP01216795 A JP 01216795A JP 1216795 A JP1216795 A JP 1216795A JP 3332634 B2 JP3332634 B2 JP 3332634B2
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Pulse Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】この発明はデューティ調整装置に
関し、特にたとえばモータの回転速度に応じた周波数を
有する回転信号（ＦＧ信号）に相関する回転検出パルス
のデューティ比を調整する、デューティ調整装置に関す
る。
関し、特にたとえばモータの回転速度に応じた周波数を
有する回転信号（ＦＧ信号）に相関する回転検出パルス
のデューティ比を調整する、デューティ調整装置に関す
る。
【０００２】
【従来の技術】この種の従来のデューティ調整装置の一
例が、昭和６３年６月１０日に出願公開された特開昭６
３−１３８８１１号〔Ｈ０３Ｋ ５／００，Ｈ０３Ｋ１
２／００〕に開示されている。この従来技術は、絶対値
アンプによって検出されたＦＧ正弦波の絶対値とレベル
設定用アンプの設定レベルとを電圧比較器で比較するこ
とによって、ＦＧ正弦波のレベルが変動したときでも所
定のデューティ比のＦＧパルスを得ようとするものであ
る。
例が、昭和６３年６月１０日に出願公開された特開昭６
３−１３８８１１号〔Ｈ０３Ｋ ５／００，Ｈ０３Ｋ１
２／００〕に開示されている。この従来技術は、絶対値
アンプによって検出されたＦＧ正弦波の絶対値とレベル
設定用アンプの設定レベルとを電圧比較器で比較するこ
とによって、ＦＧ正弦波のレベルが変動したときでも所
定のデューティ比のＦＧパルスを得ようとするものであ
る。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、レベル設定用アンプに含まれる抵抗のばら
つき、経時変化や電源電圧ＶD の変動によって設定レベ
ルが変動する恐れがあり、これによって所定のデューテ
ィ比のＦＧパルスを安定して得ることができないという
問題点があった。また、絶対値アンプおよびレベル設定
用アンプに含まれる部品点数が多く、回路構成が複雑と
なるという問題点もあった。
来技術では、レベル設定用アンプに含まれる抵抗のばら
つき、経時変化や電源電圧ＶD の変動によって設定レベ
ルが変動する恐れがあり、これによって所定のデューテ
ィ比のＦＧパルスを安定して得ることができないという
問題点があった。また、絶対値アンプおよびレベル設定
用アンプに含まれる部品点数が多く、回路構成が複雑と
なるという問題点もあった。
【０００４】それゆえに、この発明の主たる目的は、所
望のデューティ比を有するパルスを安定して得ることが
できる、デューティ調整装置を提供することである。
望のデューティ比を有するパルスを安定して得ることが
できる、デューティ調整装置を提供することである。
【０００５】
【課題を解決するための手段】この発明は、モータの回
転速度に応じた回転信号を基準電圧と比較して回転検出
パルスを出力する比較手段、回転検出パルスのエッジを
検出してエッジ検出パルスを出力する検出手段、回転検
出パルスとエッジ検出パルスとに基づいて回転検出パル
スのデューティ比を判別する判別手段、および判別手段
の判別結果に応じて基準電圧のレベルを調整する調整手
段を備える、デューティ調整装置である。
転速度に応じた回転信号を基準電圧と比較して回転検出
パルスを出力する比較手段、回転検出パルスのエッジを
検出してエッジ検出パルスを出力する検出手段、回転検
出パルスとエッジ検出パルスとに基づいて回転検出パル
スのデューティ比を判別する判別手段、および判別手段
の判別結果に応じて基準電圧のレベルを調整する調整手
段を備える、デューティ調整装置である。
【０００６】
【作用】たとえばコンパレータのような比較手段で、モ
ータから出力されたたとえばＦＧ正弦波（回転信号）と
たとえばマイコンから出力されたたとえばオフセット電
圧のような基準電圧とが比較され、コンパレータから回
転検出パルスであるＦＧパルスが出力される。このＦＧ
パルスはたとえばマイコンに与えられ、マイコンによっ
てＦＧパルスのデューティ比が検出される。そして、こ
のデューティ比に応じて、マイコンによってオフセット
電圧のレベルが調整される。これによって、コンパレー
タから出力されるＦＧパルスのデューティ比が所望の値
に設定される。
ータから出力されたたとえばＦＧ正弦波（回転信号）と
たとえばマイコンから出力されたたとえばオフセット電
圧のような基準電圧とが比較され、コンパレータから回
転検出パルスであるＦＧパルスが出力される。このＦＧ
パルスはたとえばマイコンに与えられ、マイコンによっ
てＦＧパルスのデューティ比が検出される。そして、こ
のデューティ比に応じて、マイコンによってオフセット
電圧のレベルが調整される。これによって、コンパレー
タから出力されるＦＧパルスのデューティ比が所望の値
に設定される。
【０００７】
【発明の効果】この発明によれば、回転検出パルスのデ
ューティ比に応じて調整された基準電圧のレベルによっ
て回転検出パルスのデューティ比が調整されるので、所
望のデューティ比を有する回転検出パルスを安定して得
ることができる。この発明の上述の目的，その他の目
的，特徴および利点は、図面を参照して行う以下の実施
例の詳細な説明から一層明らかとなろう。
ューティ比に応じて調整された基準電圧のレベルによっ
て回転検出パルスのデューティ比が調整されるので、所
望のデューティ比を有する回転検出パルスを安定して得
ることができる。この発明の上述の目的，その他の目
的，特徴および利点は、図面を参照して行う以下の実施
例の詳細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例のデューティ調
整装置１０は、モータ（図示せず）の回転速度に応じて
周波数が変化する回転信号（ＦＧ正弦波）を出力するＦ
Ｇ正弦波出力回路１２を含む。具体的には、モータの回
転に応じてホール素子１４ａ〜１４ｃの磁界が変化し、
これによってＡ点およびＢ点の電位が変化する。したが
って、ＦＧ正弦波出力回路１２から２つのＦＧ正弦波が
出力される。それぞれのＦＧ正弦波はアンプ１６に与え
られ、これによって、レベルが増幅された図５（Ａ）に
示すようなＦＧ正弦波がコンパレータ１８のプラス入力
端子に与えられる。なお、このＦＧ正弦波の最大値は５
Ｖである。コンパレータ１８のマイナス入力端子には、
マイコン２０から出力されたたとえば図５（Ａ）に示す
レベルのオフセット電圧が与えられ、これによってＦＧ
正弦波とオフセット電圧とが比較される。したがって、
コンパレータ１８からは、図５（Ｂ）に示すようにＦＧ
正弦波＞オフセット電圧となったときハイレベルとな
り、ＦＧ正弦波＜オフセット電圧となったときローレベ
ルとなるＦＧパルスが出力される。このＦＧパルスはマ
イコン２０に与えられるとともにエッジ検出回路２２に
与えられる。エッジ検出回路２２はＦＧパルスのエッジ
を検出し、エッジ検出パルスをマイコン２０に与える。
マイコン２０は、ＦＧパルスおよびエッジ検出パルスに
基づいて所定の処理をし、所定レベルのオフセット電圧
を出力する。
整装置１０は、モータ（図示せず）の回転速度に応じて
周波数が変化する回転信号（ＦＧ正弦波）を出力するＦ
Ｇ正弦波出力回路１２を含む。具体的には、モータの回
転に応じてホール素子１４ａ〜１４ｃの磁界が変化し、
これによってＡ点およびＢ点の電位が変化する。したが
って、ＦＧ正弦波出力回路１２から２つのＦＧ正弦波が
出力される。それぞれのＦＧ正弦波はアンプ１６に与え
られ、これによって、レベルが増幅された図５（Ａ）に
示すようなＦＧ正弦波がコンパレータ１８のプラス入力
端子に与えられる。なお、このＦＧ正弦波の最大値は５
Ｖである。コンパレータ１８のマイナス入力端子には、
マイコン２０から出力されたたとえば図５（Ａ）に示す
レベルのオフセット電圧が与えられ、これによってＦＧ
正弦波とオフセット電圧とが比較される。したがって、
コンパレータ１８からは、図５（Ｂ）に示すようにＦＧ
正弦波＞オフセット電圧となったときハイレベルとな
り、ＦＧ正弦波＜オフセット電圧となったときローレベ
ルとなるＦＧパルスが出力される。このＦＧパルスはマ
イコン２０に与えられるとともにエッジ検出回路２２に
与えられる。エッジ検出回路２２はＦＧパルスのエッジ
を検出し、エッジ検出パルスをマイコン２０に与える。
マイコン２０は、ＦＧパルスおよびエッジ検出パルスに
基づいて所定の処理をし、所定レベルのオフセット電圧
を出力する。
【０００９】エッジ検出回路２２について詳しく説明す
ると、ＦＧパルスは、一方端が接地されたＥＸＯＲ回路
２４ａの他方端と、一方端が抵抗Ｒを介してＥＸＯＲ回
路２４ａの出力端子と接続されたＥＸＯＲ回路２４ｂの
他方端とに与えられる。ＥＸＯＲ回路２４ａからは入力
されたＦＧパルスと同じ形のパルスが出力されるが、Ｅ
ＸＯＲ回路２４ａの処理に伴う遅延時間ｔによって、当
該出力パルスの位相はＦＧパルスより時間ｔだけ遅れ
る。したがって、ＥＸＯＲ回路２４ｂからは、図５
（Ｃ）に示すようにＦＧパルスのエッジから時間ｔだけ
ハイレベルとなったエッジ検出パルスが出力される。
ると、ＦＧパルスは、一方端が接地されたＥＸＯＲ回路
２４ａの他方端と、一方端が抵抗Ｒを介してＥＸＯＲ回
路２４ａの出力端子と接続されたＥＸＯＲ回路２４ｂの
他方端とに与えられる。ＥＸＯＲ回路２４ａからは入力
されたＦＧパルスと同じ形のパルスが出力されるが、Ｅ
ＸＯＲ回路２４ａの処理に伴う遅延時間ｔによって、当
該出力パルスの位相はＦＧパルスより時間ｔだけ遅れ
る。したがって、ＥＸＯＲ回路２４ｂからは、図５
（Ｃ）に示すようにＦＧパルスのエッジから時間ｔだけ
ハイレベルとなったエッジ検出パルスが出力される。
【００１０】マイコン２０はエッジ検出パルスが入力さ
れる毎に図２に示す割込処理をする。すなわち、まずス
テップＳ１においてＦＧパルスがハイレベルであるか否
か判断し、“ＮＯ”であれば、当該エッジは立ち下がり
エッジであるとして、ステップＳ３において、このとき
のフリーランカウンタ２６のカウント値Ｔ2 から前回の
割込処理の際ステップＳ１５においてＲＡＭ２８にメモ
リされたカウント値Ｔ 1 を減算し、減算結果をＦＧパル
スのハイレベル期間Ｔd としてＲＡＭ２８にメモリす
る。そして、リターンする。一方、ステップＳ１におい
て“ＹＥＳ”であれば、当該エッジは立ち上がりエッジ
として、ステップＳ５においてこのときのフリーランカ
ウンタ２６のカウント値Ｔ3 から前回ステップＳ１５に
おいてメモリされたカウント値Ｔ1 を減算し、減算結果
をＦＧパルス周期Ｔw としてＲＡＭ２８にメモリする。
れる毎に図２に示す割込処理をする。すなわち、まずス
テップＳ１においてＦＧパルスがハイレベルであるか否
か判断し、“ＮＯ”であれば、当該エッジは立ち下がり
エッジであるとして、ステップＳ３において、このとき
のフリーランカウンタ２６のカウント値Ｔ2 から前回の
割込処理の際ステップＳ１５においてＲＡＭ２８にメモ
リされたカウント値Ｔ 1 を減算し、減算結果をＦＧパル
スのハイレベル期間Ｔd としてＲＡＭ２８にメモリす
る。そして、リターンする。一方、ステップＳ１におい
て“ＹＥＳ”であれば、当該エッジは立ち上がりエッジ
として、ステップＳ５においてこのときのフリーランカ
ウンタ２６のカウント値Ｔ3 から前回ステップＳ１５に
おいてメモリされたカウント値Ｔ1 を減算し、減算結果
をＦＧパルス周期Ｔw としてＲＡＭ２８にメモリする。
【００１１】続いて、ステップＳ７においてＴd ／Ｔw
＞５０％であるか否か判断し、“ＹＥＳ”であれば、ス
テップＳ９においてオフセット電圧を１００ｍＶアップ
させ、その後ステップＳ１５においてカウント値Ｔ3 を
カウント値Ｔ1 としてＲＡＭ２８に書き込んでリターン
する。一方、ステップＳ７において“ＮＯ”であれば、
ステップＳ１１においてＴd ／Ｔw ＜５０％であるか否
か判断する。そして、“ＹＥＳ”であれば、ステップＳ
１３においてオフセット電圧を１００ｍＶダウンさせス
テップＳ１５に移行するが、ステップＳ１１において
“ＮＯ”であれば、直接ステップＳ１５に移行する。
＞５０％であるか否か判断し、“ＹＥＳ”であれば、ス
テップＳ９においてオフセット電圧を１００ｍＶアップ
させ、その後ステップＳ１５においてカウント値Ｔ3 を
カウント値Ｔ1 としてＲＡＭ２８に書き込んでリターン
する。一方、ステップＳ７において“ＮＯ”であれば、
ステップＳ１１においてＴd ／Ｔw ＜５０％であるか否
か判断する。そして、“ＹＥＳ”であれば、ステップＳ
１３においてオフセット電圧を１００ｍＶダウンさせス
テップＳ１５に移行するが、ステップＳ１１において
“ＮＯ”であれば、直接ステップＳ１５に移行する。
【００１２】コンパレータ１８に与えられるＦＧ正弦波
およびオフセット電圧が図３（Ａ）に示すレベルである
とき、マイコン２０には図３（Ｂ）および（Ｃ）に示す
ＦＧパルスおよびエッジ検出パルスが与えられ、マイコ
ン２０はエッジ検出パルスが入力される毎に上述の割込
処理を行う。すなわち、フリーランカウンタ２６のカウ
ント値Ｔ1 〜Ｔ3 を図３（Ｄ）に示す時点で検出し、こ
れらのカウント値Ｔ1〜Ｔ3 よりＦＧパルスのデューテ
ィ比を算出する。そして、このときはデューティ比＜５
０％であるため、マイコン２０はオフセット電圧をダウ
ンさせる。
およびオフセット電圧が図３（Ａ）に示すレベルである
とき、マイコン２０には図３（Ｂ）および（Ｃ）に示す
ＦＧパルスおよびエッジ検出パルスが与えられ、マイコ
ン２０はエッジ検出パルスが入力される毎に上述の割込
処理を行う。すなわち、フリーランカウンタ２６のカウ
ント値Ｔ1 〜Ｔ3 を図３（Ｄ）に示す時点で検出し、こ
れらのカウント値Ｔ1〜Ｔ3 よりＦＧパルスのデューテ
ィ比を算出する。そして、このときはデューティ比＜５
０％であるため、マイコン２０はオフセット電圧をダウ
ンさせる。
【００１３】一方、ＦＧ正弦波およびオフセット電圧が
図４（Ａ）に示すレベルであるときは、図４（Ｄ）に示
す時点のカウント値Ｔ1 〜Ｔ3 がマイコン２０によって
検出され、これらのカウント値Ｔ1 〜Ｔ3 に基づいてＦ
Ｇパルスのデューティ比が検出される。図４（Ｂ）に示
すＦＧパルスの場合、デューティ比＞５０％であるた
め、マイコン２０はオフセット電圧をアップさせる。
図４（Ａ）に示すレベルであるときは、図４（Ｄ）に示
す時点のカウント値Ｔ1 〜Ｔ3 がマイコン２０によって
検出され、これらのカウント値Ｔ1 〜Ｔ3 に基づいてＦ
Ｇパルスのデューティ比が検出される。図４（Ｂ）に示
すＦＧパルスの場合、デューティ比＞５０％であるた
め、マイコン２０はオフセット電圧をアップさせる。
【００１４】このようにしてマイコン２０がオフセット
電圧を調整することによって、ＦＧ正弦波およびオフセ
ット電圧が図５（Ａ）に示すレベルとなると、ＦＧパル
スの波形は図５（Ｂ）に示すようになり、すなわちデュ
ーティ比＝５０％となり、マイコン２０は引き続きＦＧ
パルスのデューティ比＝５０％を維持するように処理し
続ける。
電圧を調整することによって、ＦＧ正弦波およびオフセ
ット電圧が図５（Ａ）に示すレベルとなると、ＦＧパル
スの波形は図５（Ｂ）に示すようになり、すなわちデュ
ーティ比＝５０％となり、マイコン２０は引き続きＦＧ
パルスのデューティ比＝５０％を維持するように処理し
続ける。
【００１５】この実施例によれば、マイコン２０がＦＧ
パルスおよびエッジ検出パルスに基づいてＦＧパルスの
デューティ比を検出し、当該デューティ比に応じてオフ
セット電圧を調整するため、５０％のデューティ比を有
するＦＧパルスを安定して得ることができる。なお、こ
の実施例ではＦＧパルスのデューティ比を５０％とする
場合について説明したが、図２のステップＳ７およびＳ
１１における判断基準を変更することによってＦＧパル
スを任意のデューティ比に調整することができることは
もちろんである。また、この実施例では、１００ｍＶず
つオフセット電圧をアップ／ダウンさせるようにした
が、調整速度または調整精度に応じて、アップ／ダウン
幅を変えてもよいことはもちろんである。
パルスおよびエッジ検出パルスに基づいてＦＧパルスの
デューティ比を検出し、当該デューティ比に応じてオフ
セット電圧を調整するため、５０％のデューティ比を有
するＦＧパルスを安定して得ることができる。なお、こ
の実施例ではＦＧパルスのデューティ比を５０％とする
場合について説明したが、図２のステップＳ７およびＳ
１１における判断基準を変更することによってＦＧパル
スを任意のデューティ比に調整することができることは
もちろんである。また、この実施例では、１００ｍＶず
つオフセット電圧をアップ／ダウンさせるようにした
が、調整速度または調整精度に応じて、アップ／ダウン
幅を変えてもよいことはもちろんである。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の動作の一部を示すフロー図であ
る。
る。
【図３】（Ａ）はＦＧ正弦波およびオフセット電圧を示
す波形図であり、（Ｂ）はＦＧパルスを示す波形図であ
り、（Ｃ）はエッジ検出パルスを示す波形図であり、
（Ｄ）はフリーランカウンタのカウント値がインクリメ
ントされる状態を示す図解図である。
す波形図であり、（Ｂ）はＦＧパルスを示す波形図であ
り、（Ｃ）はエッジ検出パルスを示す波形図であり、
（Ｄ）はフリーランカウンタのカウント値がインクリメ
ントされる状態を示す図解図である。
【図４】（Ａ）はＦＧ正弦波およびオフセット電圧を示
す波形図であり、（Ｂ）はＦＧパルスを示す波形図であ
り、（Ｃ）はエッジ検出パルスを示す波形図であり、
（Ｄ）はフリーランカウンタのカウント値がインクリメ
ントされる状態を示す図解図である。
す波形図であり、（Ｂ）はＦＧパルスを示す波形図であ
り、（Ｃ）はエッジ検出パルスを示す波形図であり、
（Ｄ）はフリーランカウンタのカウント値がインクリメ
ントされる状態を示す図解図である。
【図５】（Ａ）はＦＧ正弦波およびオフセット電圧を示
す波形図であり、（Ｂ）はＦＧパルスを示す波形図であ
り、（Ｃ）はエッジ検出パルスを示す波形図であり、
（Ｄ）はフリーランカウンタのカウント値がインクリメ
ントされる状態を示す図解図である。
す波形図であり、（Ｂ）はＦＧパルスを示す波形図であ
り、（Ｃ）はエッジ検出パルスを示す波形図であり、
（Ｄ）はフリーランカウンタのカウント値がインクリメ
ントされる状態を示す図解図である。
１０ …デューティ調整装置 １２ …モータ １６ …アンプ １８ …コンパレータ ２０ …マイコン ２２ …エッジ検出回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/04 G01D 5/244 H03K 5/08 H03K 5/153 H03K 12/00
Claims (2)
- 【請求項１】モータの回転速度に応じた回転信号を基準
電圧と比較して回転検出パルスを出力する比較手段、 前記回転検出パルスのエッジを検出してエッジ検出パル
スを出力する検出手段、 前記回転検出パルスと前記エッジ検出パルスとに基づい
て前記回転検出パルスのデューティ比を判別する判別手
段、および 前記判別手段の判別結果 に応じて前記基準電
圧のレベルを調整する調整手段を備える、デューティ調
整装置。 - 【請求項２】前記判別手段は、前記エッジ検出パルスが
立ち上がった時点の前記回転検出パルスのレベルに基づ
いて前記回転検出パルスのエッジの立ち上がり／立ち下
がりを判別するエッジ判別手段、前記エッジ判別手段の
判別結果に基づいて連続する第１立ち上がりエッジと第
１立ち下がりエッジとの間の第１間隔を算出する第１間
隔算出手段、前記エッジ判別手段の判別結果に基づいて
前記第１立ち上がりエッジと前記第１立ち下がりエッジ
に続く第２立ち上がりエッジとの間の第２間隔を算出す
る第２間隔算出手段、および前記第１間隔を前記第２間
隔で割り算した割り算値を閾値と比較する閾値比較手段
を含む、請求項１記載のデューティ調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01216795A JP3332634B2 (ja) | 1995-01-30 | 1995-01-30 | デューティ調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01216795A JP3332634B2 (ja) | 1995-01-30 | 1995-01-30 | デューティ調整装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204520A JPH08204520A (ja) | 1996-08-09 |
| JP3332634B2 true JP3332634B2 (ja) | 2002-10-07 |
Family
ID=11797887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01216795A Expired - Fee Related JP3332634B2 (ja) | 1995-01-30 | 1995-01-30 | デューティ調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332634B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5595296B2 (ja) * | 2011-01-25 | 2014-09-24 | 株式会社アドバンテスト | 信号発生装置および試験装置 |
| US20130249543A1 (en) * | 2012-03-20 | 2013-09-26 | Samsung Electro-Mechanics Co., Ltd | Correction Circuit for Output Duty of Hall Element, Hall Sensor and Method of Correcting Output Duty of Hall Element |
-
1995
- 1995-01-30 JP JP01216795A patent/JP3332634B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204520A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020709 |
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