JP2917278B2 - 位相差検出回路 - Google Patents
位相差検出回路Info
- Publication number
- JP2917278B2 JP2917278B2 JP63286235A JP28623588A JP2917278B2 JP 2917278 B2 JP2917278 B2 JP 2917278B2 JP 63286235 A JP63286235 A JP 63286235A JP 28623588 A JP28623588 A JP 28623588A JP 2917278 B2 JP2917278 B2 JP 2917278B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- reset
- detection circuit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計測装置，アナログ通信装置等、多くの電気
回路で用いることができる位相差検出回路に関する。
回路で用いることができる位相差検出回路に関する。
従来、同一周波数の２つの入力信号の位相を検出する
回路として、一方の信号を基準信号とし、他方の信号を
被測定信号とした場合に、基準信号と被測定信号を同期
検波して得た出力電圧のレベルから位相差を検出する同
期検波方式のものがある。また、基準信号及び被測定信
号のゼロクロス点に対する時間ずれにより位相差を検出
する方式のものもある。
回路として、一方の信号を基準信号とし、他方の信号を
被測定信号とした場合に、基準信号と被測定信号を同期
検波して得た出力電圧のレベルから位相差を検出する同
期検波方式のものがある。また、基準信号及び被測定信
号のゼロクロス点に対する時間ずれにより位相差を検出
する方式のものもある。
上述した従来の位相差検出回路において、同期検波方
式によるものは、同期検波による積分回路を含むため、
基準信号及び被測定信号の入力レベル変化による誤差が
出るとともに、位相差検出信号は位相差に対して直線的
でなく、高精度の検出が難しいという問題がある。
式によるものは、同期検波による積分回路を含むため、
基準信号及び被測定信号の入力レベル変化による誤差が
出るとともに、位相差検出信号は位相差に対して直線的
でなく、高精度の検出が難しいという問題がある。
また、基準信号及び被測定信号のゼロクロス点に対す
る時間ずれにより位相差を検出する方式のものは、各信
号のゼロクロス点を検出するコンパレータ回路のオフセ
ットにより誤差が出るという問題がある。
る時間ずれにより位相差を検出する方式のものは、各信
号のゼロクロス点を検出するコンパレータ回路のオフセ
ットにより誤差が出るという問題がある。
本発明は高い精度で位相差を検出することを可能とし
た位相差検出回路を提供することを目的とする。
た位相差検出回路を提供することを目的とする。
本発明の位相差検出回路は、基準信号を一の基準電圧
に基づいて矩形波に波形整形する基準信号コンパレータ
回路と、被測定信号を前記基準電圧と同一又は異なる基
準電圧に基づいて矩形波に波形整形する被測定信号コン
パレータ回路と、前記各矩形波の周期に比較して高周波
のクロックパルスを出力する発振器と、前記両矩形波の
立ち上がりによりセット、リセットされるセット・リセ
ット回路を備え、そのセットからリセットまでの立ち上
り時間差を検出し、かつこの時間差に対応して前記発振
器のクロックパルスを出力するとともに立ち上がり状態
を示すアップ切替信号を出力する立ち上り差検出回路
と、前記両矩形波の立ち下がりによりセット、リセット
されるセット・リセット回路を備え、そのセットからリ
セットまでの立ち下り時間差を検出し、かつこの時間差
に対応して前記発振器のクロックパルスを出力するとと
もに立ち下がり状態を示すダウン切替信号を出力する立
ち下り差検出回路と、前記立ち上がり差検出回路からの
アップ切替信号により当該立ち下がり差検出回路からの
クロックパルスをアップカウントし、前記立ち下がり差
検出回路からのダウン切替信号により当該立ち下がり差
検出回路からのクロック信号をダウンカウントし、前記
各検出回路から出力されるクロックパルスの和又は差を
求めるアップ・ダウンカウンタを有し、そのカウント値
の1/2を位相差として出力する加減算回路とを備える構
成としている。
に基づいて矩形波に波形整形する基準信号コンパレータ
回路と、被測定信号を前記基準電圧と同一又は異なる基
準電圧に基づいて矩形波に波形整形する被測定信号コン
パレータ回路と、前記各矩形波の周期に比較して高周波
のクロックパルスを出力する発振器と、前記両矩形波の
立ち上がりによりセット、リセットされるセット・リセ
ット回路を備え、そのセットからリセットまでの立ち上
り時間差を検出し、かつこの時間差に対応して前記発振
器のクロックパルスを出力するとともに立ち上がり状態
を示すアップ切替信号を出力する立ち上り差検出回路
と、前記両矩形波の立ち下がりによりセット、リセット
されるセット・リセット回路を備え、そのセットからリ
セットまでの立ち下り時間差を検出し、かつこの時間差
に対応して前記発振器のクロックパルスを出力するとと
もに立ち下がり状態を示すダウン切替信号を出力する立
ち下り差検出回路と、前記立ち上がり差検出回路からの
アップ切替信号により当該立ち下がり差検出回路からの
クロックパルスをアップカウントし、前記立ち下がり差
検出回路からのダウン切替信号により当該立ち下がり差
検出回路からのクロック信号をダウンカウントし、前記
各検出回路から出力されるクロックパルスの和又は差を
求めるアップ・ダウンカウンタを有し、そのカウント値
の1/2を位相差として出力する加減算回路とを備える構
成としている。
上述した構成では、基準信号を整形した矩形波と被測
定信号を整形した矩形波の立ち上り差と立ち下り差の各
時間内に含まれる高周波クロックパルスを加算し、或い
は減算することで、その加減算値から両信号の位相差を
求めることが可能となる。
定信号を整形した矩形波の立ち上り差と立ち下り差の各
時間内に含まれる高周波クロックパルスを加算し、或い
は減算することで、その加減算値から両信号の位相差を
求めることが可能となる。
次に、本発明を図面に参照して説明する。
第１図は本発明の一実施例の回路図である。図におい
て、基準信号コンパレータ回路１は、基準信号を基準電
圧（スレショールド電圧V0）により矩形波に整形する。
また、被測定信号コンパレータ回路２は、被測定信号を
基準電圧（スレショールド電圧V1）により矩形波に整形
する。
て、基準信号コンパレータ回路１は、基準信号を基準電
圧（スレショールド電圧V0）により矩形波に整形する。
また、被測定信号コンパレータ回路２は、被測定信号を
基準電圧（スレショールド電圧V1）により矩形波に整形
する。
立ち下り差検出回路４は、セット・リセット回路41と
アンド回路42を備え、コンパレータ回路１及びコンパレ
ータ回路２から出力される２つの矩形波の立ち上り差時
間だけ、発振器３からの高周波数クロックパルスを出力
する。また、立ち下り差検出回路５は、セット・リセッ
ト回路51とアンド回路52を備え、コンパレータ回路１及
びコンパレータ回路２から出力される２つの矩形波の立
ち下り差時間だけ発振器３からの高周波数クロックパル
スを出力する。
アンド回路42を備え、コンパレータ回路１及びコンパレ
ータ回路２から出力される２つの矩形波の立ち上り差時
間だけ、発振器３からの高周波数クロックパルスを出力
する。また、立ち下り差検出回路５は、セット・リセッ
ト回路51とアンド回路52を備え、コンパレータ回路１及
びコンパレータ回路２から出力される２つの矩形波の立
ち下り差時間だけ発振器３からの高周波数クロックパル
スを出力する。
加算回路６はアップ・ダウンカウンタ61と、1/2分周
器62で構成しており、立ち上り差検出回路４と立ち下り
差検出回路５からのパルスを同じカウンタでカウントす
ることによって、基準信号と被測定信号との位相差を高
周波数クロックパルスのカウント数で出力する。
器62で構成しており、立ち上り差検出回路４と立ち下り
差検出回路５からのパルスを同じカウンタでカウントす
ることによって、基準信号と被測定信号との位相差を高
周波数クロックパルスのカウント数で出力する。
ここで、アップ・ダウンカウンタ61は、コンパレータ
回路１の出力の立ち上りに対してコンパレータ回路２の
出力の立ち上りが時間的に遅い場合は、立ち上り差検出
回路４の出力パルスをダウンカウントし、逆にコンパレ
ータ回路２の出力の立ち上りが時間的に早い場合は、ア
ップカウントする。また、同様にコンパレータ回路１の
出力の立ち下りに対してコンパレータ回路２の出力の立
ち下りが時間的に遅い場合は、立ち下り差検出回路５の
出力パルスをダウンカウントし、逆にコンパレータ回路
２の出力の立ち下りが時間的に早い場合はアップカウン
トする。
回路１の出力の立ち上りに対してコンパレータ回路２の
出力の立ち上りが時間的に遅い場合は、立ち上り差検出
回路４の出力パルスをダウンカウントし、逆にコンパレ
ータ回路２の出力の立ち上りが時間的に早い場合は、ア
ップカウントする。また、同様にコンパレータ回路１の
出力の立ち下りに対してコンパレータ回路２の出力の立
ち下りが時間的に遅い場合は、立ち下り差検出回路５の
出力パルスをダウンカウントし、逆にコンパレータ回路
２の出力の立ち下りが時間的に早い場合はアップカウン
トする。
これにより、アップ・ダウンカウンタの出力がアップ
方向か、ダウン方向かによって基準信号に対する被測定
信号の位相ずれの極性（進み，遅れ）が判断できる。
方向か、ダウン方向かによって基準信号に対する被測定
信号の位相ずれの極性（進み，遅れ）が判断できる。
第２図の（ａ）乃至（ｆ）は第１図におけるａ乃至ｆ
の各部の信号波形を示している。
の各部の信号波形を示している。
即ち、第１図の回路において、基準信号ａは基準信号
コンパレータ回路１において矩形波ｃに整形される。ま
た、被測定信号ｂは被測定信号コンパレータ回路２にお
いて矩形波ｄに整形される。そして、各矩形波c,dは夫
々セット・リセット回路41,51に入力され、ここで両信
号の立ち上り差，立ち下り差を検出した上でアップ切替
信号A,ダウン切替信号Ｂとしてアップ・ダウンカウンタ
61に出力する。同時に、出力一部をアンド回路42,52に
入力し、発振器３の信号とのアンドをとってアップ・ダ
ウンカウンタ61に出力する。
コンパレータ回路１において矩形波ｃに整形される。ま
た、被測定信号ｂは被測定信号コンパレータ回路２にお
いて矩形波ｄに整形される。そして、各矩形波c,dは夫
々セット・リセット回路41,51に入力され、ここで両信
号の立ち上り差，立ち下り差を検出した上でアップ切替
信号A,ダウン切替信号Ｂとしてアップ・ダウンカウンタ
61に出力する。同時に、出力一部をアンド回路42,52に
入力し、発振器３の信号とのアンドをとってアップ・ダ
ウンカウンタ61に出力する。
ここで、前記基準信号ａのゼロクロス点と基準電圧V0
を立ち上る点との時間差をtaとし、被測定信号ｂのゼロ
クロス点と基準電圧V1を立ち上がる点との時間差をtbと
する。また、基準信号と被測定信号との位相ずれ時間を
txとする。すると、基準信号と被測定信号の整形された
矩形波c,dにおける立ち上がり差時間はTH＝ta＋tb−
tx、また立ち下り差時間はTL＝ta＋tb＋txと表される。
を立ち上る点との時間差をtaとし、被測定信号ｂのゼロ
クロス点と基準電圧V1を立ち上がる点との時間差をtbと
する。また、基準信号と被測定信号との位相ずれ時間を
txとする。すると、基準信号と被測定信号の整形された
矩形波c,dにおける立ち上がり差時間はTH＝ta＋tb−
tx、また立ち下り差時間はTL＝ta＋tb＋txと表される。
したがって、アップ・ダウンカウンタ61において、発
振回路３からのパルス信号e,fのパルス数を前記信号A,B
に基づいて立ち上がり差時間THでアップカウントし、立
ち下り差時間TLでダウンカウントすると、TH−Ｌ＝（ta
＋tb−tx）−（ta＋tb＋tz）＝−2txとなる。つまり、
アップ・ダウンカウンタ61の出力カウント数の1/2が位
相差となり、位相ずれは正負の符号で表されることにな
る。
振回路３からのパルス信号e,fのパルス数を前記信号A,B
に基づいて立ち上がり差時間THでアップカウントし、立
ち下り差時間TLでダウンカウントすると、TH−Ｌ＝（ta
＋tb−tx）−（ta＋tb＋tz）＝−2txとなる。つまり、
アップ・ダウンカウンタ61の出力カウント数の1/2が位
相差となり、位相ずれは正負の符号で表されることにな
る。
したがって、位相差txを発振器３から出力される高周
波サンプリングパルスのカウント数で表すことができ
る。なお、高周波数クロックパルスの周波数が高いほ
ど、位相差の分解能を上げることができる。
波サンプリングパルスのカウント数で表すことができ
る。なお、高周波数クロックパルスの周波数が高いほ
ど、位相差の分解能を上げることができる。
以上説明したように本発明は、基準信号及び被測定信
号から夫々得られた矩形波の立ち上り差と立ち下り差の
各時間内に含まれる高周波クロックパルスを加算し、或
いは減算して位相差を求めることができるので、位相差
を高い分解能で得ることができ、高精度の検出が可能と
なる。また、両信号や基準電圧の長期的な変動を無視で
きる測定が可能となり、安定した検出が実現できる効果
もある。
号から夫々得られた矩形波の立ち上り差と立ち下り差の
各時間内に含まれる高周波クロックパルスを加算し、或
いは減算して位相差を求めることができるので、位相差
を高い分解能で得ることができ、高精度の検出が可能と
なる。また、両信号や基準電圧の長期的な変動を無視で
きる測定が可能となり、安定した検出が実現できる効果
もある。
また、本発明では、立ち上がり差検出回路と立ち下が
り差検出回路はそれぞれ基準信号と被測定信号の各立ち
上がり、立ち下がりによってセット、リセットされるセ
ット・リセット回路を備えており、このセット・リセッ
ト回路の出力によりクロックパルスを出力する一方でア
ップ切替信号、ダウン切替信号を出力し、これらの切替
信号によりアップ・ダウンカウンタにおけるクロックパ
ルスのアップカウントとダウンカウントを切替制御する
ことにより、加減算回路から出力する位相差をより高精
度に制御することが可能になる。
り差検出回路はそれぞれ基準信号と被測定信号の各立ち
上がり、立ち下がりによってセット、リセットされるセ
ット・リセット回路を備えており、このセット・リセッ
ト回路の出力によりクロックパルスを出力する一方でア
ップ切替信号、ダウン切替信号を出力し、これらの切替
信号によりアップ・ダウンカウンタにおけるクロックパ
ルスのアップカウントとダウンカウントを切替制御する
ことにより、加減算回路から出力する位相差をより高精
度に制御することが可能になる。
第１図は本発明の一実施例の回路図、第２図は信号の波
形図であり、同図（ａ）乃至（ｆ）は夫々第１図のａ〜
ｆの各部における信号を示している。 １……基準信号コンパレータ回路、２……被測定信号コ
ンパレータ回路、３……発振器、４……立ち上り差検出
回路、５……立ち下り差検出回路、６……加減算回路、
41,51……セット・リセット回路、42,52……アンド回
路、61……アップ・ダウンカウンタ、62……1/2分周
器。
形図であり、同図（ａ）乃至（ｆ）は夫々第１図のａ〜
ｆの各部における信号を示している。 １……基準信号コンパレータ回路、２……被測定信号コ
ンパレータ回路、３……発振器、４……立ち上り差検出
回路、５……立ち下り差検出回路、６……加減算回路、
41,51……セット・リセット回路、42,52……アンド回
路、61……アップ・ダウンカウンタ、62……1/2分周
器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−70880（ＪＰ，Ａ) 特開 昭55−134508（ＪＰ，Ａ) 特開 昭56−153847（ＪＰ，Ａ) 特開 昭60−223245（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03D 13/00 G01R 25/00
Claims (1)
- 【請求項１】基準信号を一の基準電圧に基づいて矩形波
に波形整形する基準信号コンパレータ回路と、被測定信
号を前記基準電圧と同一又は異なる基準電圧に基づいて
矩形波に波形整形する被測定信号コンパレータ回路と、
前記各矩形波の周期に比較して高周波のクロックパルス
を出力する発振器と、前記両矩形波の立ち上がりにより
セット、リセットされるセット・リセット回路を備え、
そのセットからリセットまでの立ち上り時間差を検出
し、かつこの時間差に対応して前記発振器のクロックパ
ルスを出力するとともに立ち上がり状態を示すアップ切
替信号を出力する立ち上り差検出回路と、前記両矩形波
の立ち下がりによりセット、リセットされるセット・リ
セット回路を備え、そのセットからリセットまでの立ち
下り時間差を検出し、かつこの時間差に対応して前記発
振器のクロックパルスを出力するとともに立ち下がり状
態を示すダウン切替信号を出力する立ち下り差検出回路
と、前記立ち上がり差検出回路からのアップ切替信号に
より当該立ち上がり差検出回路からのクロックパルスを
アップカウントし、前記立ち下がり差検出回路からのダ
ウン切替信号により当該立ち下がり差検出回路からのク
ロック信号をダウンカウントし、前記各検出回路から出
力されるクロックパルスの和又は差を求めるアップ・ダ
ウンカウンタを有し、そのカウント値の1/2を位相差と
して出力する加減算回路とを備えることを特徴とする位
相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63286235A JP2917278B2 (ja) | 1988-11-12 | 1988-11-12 | 位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63286235A JP2917278B2 (ja) | 1988-11-12 | 1988-11-12 | 位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02132907A JPH02132907A (ja) | 1990-05-22 |
| JP2917278B2 true JP2917278B2 (ja) | 1999-07-12 |
Family
ID=17701726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63286235A Expired - Lifetime JP2917278B2 (ja) | 1988-11-12 | 1988-11-12 | 位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917278B2 (ja) |
-
1988
- 1988-11-12 JP JP63286235A patent/JP2917278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02132907A (ja) | 1990-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1270113A (en) | Improvements in or relating to phase-responsive circuits | |
| JPS6025745B2 (ja) | 電力測定方法 | |
| KR20040068971A (ko) | 광대역 주파수 범위에서 펄스 입력 신호의 주파수를 높은정확도로 결정하는 방법 | |
| US4047007A (en) | Clocked digital counting system | |
| EP0311947B1 (en) | Count error detecting device for count type measuring instruments | |
| US3611134A (en) | Apparatus for automatically measuring time intervals using multiple interpolations of any fractional time interval | |
| JPH09505143A (ja) | 位相測定装置 | |
| JP2917278B2 (ja) | 位相差検出回路 | |
| JPH07280857A (ja) | パルス幅測定回路 | |
| RU2210785C2 (ru) | Цифровой частотомер | |
| US4181949A (en) | Method of and apparatus for phase-sensitive detection | |
| KR100209726B1 (ko) | 펄스 에지 검출 및 듀티(Duty)비 측정 회로 | |
| JPH01124773A (ja) | 周波数測定装置 | |
| JP3271323B2 (ja) | 時間測定回路 | |
| JPH0792280A (ja) | 時間測定装置 | |
| JP3055225B2 (ja) | 位相差計測装置 | |
| Abdul-Karim et al. | A digital power-factor meter design based on binary rate multiplication techniques | |
| JPS5912819Y2 (ja) | クロツクパルス発生回路 | |
| JPH0455274B2 (ja) | ||
| SU1679399A1 (ru) | Измеритель амплитуды гармонического сигнала | |
| JPH0318950Y2 (ja) | ||
| KR930007788Y1 (ko) | 두 신호간의 시간측정장치 | |
| JPH0395484A (ja) | 電子時計の歩度計測装置 | |
| JP2005106637A (ja) | タイミング測定装置 | |
| JPH03235527A (ja) | Ａ／ｄ変換器 |