JPH0529550A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0529550A JPH0529550A JP3206169A JP20616991A JPH0529550A JP H0529550 A JPH0529550 A JP H0529550A JP 3206169 A JP3206169 A JP 3206169A JP 20616991 A JP20616991 A JP 20616991A JP H0529550 A JPH0529550 A JP H0529550A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- test
- selector
- logic circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭと論理回路とを素子上に一体構成した
集積回路で、ＲＡＭが機能されない場合にもＲＡＭ後段
の論理回路のテストを可能にする。 【構成】 １つの素子上に、ＲＡＭ２と、前段及び後段
の各論理回路１，３と、これらＲＡＭと各論理回路との
間に夫々介挿したセレクタ４，６とを有し、各セレクタ
にはテスト用入力（１０７）を入力可能とし、前段の論
理回路の出力又はテスト用入力が前段のセレクタを経由
してＲＡＭに入力され、このＲＡＭの出力又はテスト用
入力が後段のセレクタを経由して後段の論理回路に入力
されるよう構成する。
集積回路で、ＲＡＭが機能されない場合にもＲＡＭ後段
の論理回路のテストを可能にする。 【構成】 １つの素子上に、ＲＡＭ２と、前段及び後段
の各論理回路１，３と、これらＲＡＭと各論理回路との
間に夫々介挿したセレクタ４，６とを有し、各セレクタ
にはテスト用入力（１０７）を入力可能とし、前段の論
理回路の出力又はテスト用入力が前段のセレクタを経由
してＲＡＭに入力され、このＲＡＭの出力又はテスト用
入力が後段のセレクタを経由して後段の論理回路に入力
されるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＲＡＭと論理回路が混在した半導体集積回路に関す
る。
特にＲＡＭと論理回路が混在した半導体集積回路に関す
る。
【０００２】
【従来の技術】近年、ＲＡＭの高速化及び素子の高集積
化に伴い、１つの素子上にゲートアレイ回路とＲＡＭを
混在させた、いわゆるゲートアレイ付ＲＡＭが使われて
いる。図３はその一例を示すブロック図であり、論理回
路１０，１３と、ＲＡＭ１２と、セレクタ１１とを一体
に構成している。そして、この種の集積回路では、ＲＡ
Ｍ単体の機能をテストするために、同図に示すようにＲ
ＡＭ１２の入力側にセレクタ１１を通して入力線１１５
を接続するとともに、セレクタ１１の切替信号入力線１
１６を接続する。又、出力側に出力線１１７を接続して
いる。
化に伴い、１つの素子上にゲートアレイ回路とＲＡＭを
混在させた、いわゆるゲートアレイ付ＲＡＭが使われて
いる。図３はその一例を示すブロック図であり、論理回
路１０，１３と、ＲＡＭ１２と、セレクタ１１とを一体
に構成している。そして、この種の集積回路では、ＲＡ
Ｍ単体の機能をテストするために、同図に示すようにＲ
ＡＭ１２の入力側にセレクタ１１を通して入力線１１５
を接続するとともに、セレクタ１１の切替信号入力線１
１６を接続する。又、出力側に出力線１１７を接続して
いる。
【０００３】この構成では、通常は論理回路１０で生成
されたアドレス、書込みデータ等のデータはデータ線１
１２，１１３によりセレクタ１１を通ってＲＡＭ１２に
送出される。ＲＡＭ１２から読出されたデータはデータ
線１１４から論理回路１３に送出される。一方、テスト
時には切替信号入力線１１６によりセレクタ１１を切り
替え、入力線１１５からのＲＡＭに対するテスト用入力
がセレクタ１１を通ってＲＡＭ１２に入力される。ＲＡ
Ｍ１２の出力は線１１７から読出され、ＲＡＭ１２単体
のテストが可能となる。
されたアドレス、書込みデータ等のデータはデータ線１
１２，１１３によりセレクタ１１を通ってＲＡＭ１２に
送出される。ＲＡＭ１２から読出されたデータはデータ
線１１４から論理回路１３に送出される。一方、テスト
時には切替信号入力線１１６によりセレクタ１１を切り
替え、入力線１１５からのＲＡＭに対するテスト用入力
がセレクタ１１を通ってＲＡＭ１２に入力される。ＲＡ
Ｍ１２の出力は線１１７から読出され、ＲＡＭ１２単体
のテストが可能となる。
【０００４】
【発明が解決しようとする課題】この従来のゲートアレ
イ付ＲＡＭにおいてはＲＡＭ１２の機能テストを目的と
してテスト用の入力線１１５及び出力線１１６が接続さ
れているため、例えば、ＲＡＭ後段の論理回路１３をテ
ストする際には、テスト用入力をテスト装置から直接与
えることができず、テスト用入力線から必要なデータを
一旦ＲＡＭ１２に書込み、このデータを使用してテスト
を行う必要がある。このため、ＲＡＭが機能しないとき
には、ＲＡＭ後段の論理回路をテストできないという問
題がある。本発明の目的は、ＲＡＭが機能されない場合
にもＲＡＭ後段の論理回路のテストを可能にした半導体
集積回路を提供することにある。
イ付ＲＡＭにおいてはＲＡＭ１２の機能テストを目的と
してテスト用の入力線１１５及び出力線１１６が接続さ
れているため、例えば、ＲＡＭ後段の論理回路１３をテ
ストする際には、テスト用入力をテスト装置から直接与
えることができず、テスト用入力線から必要なデータを
一旦ＲＡＭ１２に書込み、このデータを使用してテスト
を行う必要がある。このため、ＲＡＭが機能しないとき
には、ＲＡＭ後段の論理回路をテストできないという問
題がある。本発明の目的は、ＲＡＭが機能されない場合
にもＲＡＭ後段の論理回路のテストを可能にした半導体
集積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、１つの素子上に、ＲＡＭと、前段及び後段の各論理
回路と、これらＲＡＭと各論理回路との間に夫々介挿し
たセレクタとを有し、前記各セレクタにはテスト用入力
を入力可能とし、前段の論理回路の出力又はテスト用入
力が前段のセレクタを経由してＲＡＭに入力され、この
ＲＡＭの出力又はテスト用入力が後段のセレクタを経由
して後段の論理回路に入力されるよう構成する。
は、１つの素子上に、ＲＡＭと、前段及び後段の各論理
回路と、これらＲＡＭと各論理回路との間に夫々介挿し
たセレクタとを有し、前記各セレクタにはテスト用入力
を入力可能とし、前段の論理回路の出力又はテスト用入
力が前段のセレクタを経由してＲＡＭに入力され、この
ＲＡＭの出力又はテスト用入力が後段のセレクタを経由
して後段の論理回路に入力されるよう構成する。
【０００６】
【作用】本発明によれば、後段の論理回路には後段のセ
レクタによって選択的にＲＡＭの出力とテスト用入力が
入力され、ＲＡＭからの出力による通常動作に加えて、
ＲＡＭを通さないテストが可能となる。
レクタによって選択的にＲＡＭの出力とテスト用入力が
入力され、ＲＡＭからの出力による通常動作に加えて、
ＲＡＭを通さないテストが可能となる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。論理
回路１はデータ線１０１，１０２，１０３により順次セ
レクタ４、レジスタ５を介してＲＡＭ２に接続される。
又、このＲＡＭ２は、データ線１０４，１０５，１０６
により順次セレクタ６、論理回路３、レジスタ７に接続
される。又、前記セレクタ４にはテスト用入力線１０７
が接続され、テストモード信号線１０９からのテストモ
ード信号によりデータ線１０１とテスト用入力線１０７
のいずれか一方が選択接続される。更に、前記レジスタ
５にはクロック線１１１が接続され、このクロック線１
１１を通して入力されるクロックによりレジスタ５を駆
動させる。一方、ＲＡＭ２の後段のセレクタ６にはテス
ト用入力線１０８が接続され、テストモード信号線１１
０からのテストモード信号によりデータ線１０４とテス
ト用入力線１０８のいずれか一方が選択接続される。更
に、最終段のレジスタ７にも前記クロック線１１１が接
続され、クロックによりレジスタ７が駆動される。
る。図１は本発明の一実施例のブロック図である。論理
回路１はデータ線１０１，１０２，１０３により順次セ
レクタ４、レジスタ５を介してＲＡＭ２に接続される。
又、このＲＡＭ２は、データ線１０４，１０５，１０６
により順次セレクタ６、論理回路３、レジスタ７に接続
される。又、前記セレクタ４にはテスト用入力線１０７
が接続され、テストモード信号線１０９からのテストモ
ード信号によりデータ線１０１とテスト用入力線１０７
のいずれか一方が選択接続される。更に、前記レジスタ
５にはクロック線１１１が接続され、このクロック線１
１１を通して入力されるクロックによりレジスタ５を駆
動させる。一方、ＲＡＭ２の後段のセレクタ６にはテス
ト用入力線１０８が接続され、テストモード信号線１１
０からのテストモード信号によりデータ線１０４とテス
ト用入力線１０８のいずれか一方が選択接続される。更
に、最終段のレジスタ７にも前記クロック線１１１が接
続され、クロックによりレジスタ７が駆動される。
【０００８】以上の構成の半導体集積回路の動作を説明
する。通常の動作時にはセレクタ４は論理回路１の出力
を、又、セレクタ６はＲＡＭ２の出力を送出するようテ
ストモード信号線１０９及び１１０の各テストモード信
号が所定のレベルに設定される。例えば、各テストモー
ド信号を“Ｈ”とする。このとき、論理回路１ではアド
レス、書込みデータ、ライトイネーブル等のＲＡＭ２に
対する入力信号が生成され、レジスタ５を経由してＲＡ
Ｍ２に送出される。また、ＲＡＭ２から読出されたデー
タは論理回路３に送出される。
する。通常の動作時にはセレクタ４は論理回路１の出力
を、又、セレクタ６はＲＡＭ２の出力を送出するようテ
ストモード信号線１０９及び１１０の各テストモード信
号が所定のレベルに設定される。例えば、各テストモー
ド信号を“Ｈ”とする。このとき、論理回路１ではアド
レス、書込みデータ、ライトイネーブル等のＲＡＭ２に
対する入力信号が生成され、レジスタ５を経由してＲＡ
Ｍ２に送出される。また、ＲＡＭ２から読出されたデー
タは論理回路３に送出される。
【０００９】次に、テスト時の動作を説明する。先ず、
ＲＡＭ２のテストについて説明する。テストモード信号
線１０９からのテストモード信号を“Ｌ”としてセレク
タ４がテスト用入力線１０７を選択するように設定す
る。テスト用入力線１０７からはアドレス、書込みデー
タ、ライトイネーブル等のＲＡＭ２に対する信号が入力
され、セレクタ４を通ってレジスタ５にセットされ、Ｒ
ＡＭ２の入力となる。一方、ＲＡＭ２から読出されたデ
ータは、テスト用観測端子（図示せず）から出力され、
ＲＡＭ２の機能をテストすることができる。
ＲＡＭ２のテストについて説明する。テストモード信号
線１０９からのテストモード信号を“Ｌ”としてセレク
タ４がテスト用入力線１０７を選択するように設定す
る。テスト用入力線１０７からはアドレス、書込みデー
タ、ライトイネーブル等のＲＡＭ２に対する信号が入力
され、セレクタ４を通ってレジスタ５にセットされ、Ｒ
ＡＭ２の入力となる。一方、ＲＡＭ２から読出されたデ
ータは、テスト用観測端子（図示せず）から出力され、
ＲＡＭ２の機能をテストすることができる。
【００１０】次に、前段の論理回路１のテストは、テス
トモード信号線１０９からのテストモード信号を“Ｈ”
としてセレクタ４がデータ線１０１を選択し、論理回路
１の出力がレジスタ５にセットされるよう設定する。論
理回路１の入力は入力端子またはレジスタ（図示せず）
に接続されており、出力もレジスタ５に接続されるた
め、スキャン方式により、論理回路１の機能をテストす
ることができる。
トモード信号線１０９からのテストモード信号を“Ｈ”
としてセレクタ４がデータ線１０１を選択し、論理回路
１の出力がレジスタ５にセットされるよう設定する。論
理回路１の入力は入力端子またはレジスタ（図示せず）
に接続されており、出力もレジスタ５に接続されるた
め、スキャン方式により、論理回路１の機能をテストす
ることができる。
【００１１】一方、後段の論理回路３のテストは、テス
トモード信号線１１０からのテストモード信号を“Ｌ”
としてセレクタ６がテスト用入力線１０８を選択するよ
うに設定する。テスト用入力線１０８はテスト用入力線
１０７のうちの書込データ分となっており、この信号数
はＲＡＭ２からデータ線１０４に読み出されるデータと
等しい。論理回路３に対してはテスト用入力線１０８か
らデータが入力され、論理回路３からの出力はレジスタ
７でクロック線１１１からのクロックによりセットされ
るため、論理回路１と同様、スキャン方式により機能テ
ストを実施できる。
トモード信号線１１０からのテストモード信号を“Ｌ”
としてセレクタ６がテスト用入力線１０８を選択するよ
うに設定する。テスト用入力線１０８はテスト用入力線
１０７のうちの書込データ分となっており、この信号数
はＲＡＭ２からデータ線１０４に読み出されるデータと
等しい。論理回路３に対してはテスト用入力線１０８か
らデータが入力され、論理回路３からの出力はレジスタ
７でクロック線１１１からのクロックによりセットされ
るため、論理回路１と同様、スキャン方式により機能テ
ストを実施できる。
【００１２】ここで、ＲＡＭ２とセレクタ６の一例を図
２に示す。ＲＡＭ２のセンスアンプ（図示せず）を差動
アンプのトランジスタＱ1 及びＱ2 で受け、トランジス
タＱ4 のエミッタから出力する。トランジスタＱ3 はト
ランジスタＱ1 とＱ2 とともに差動アンプを形成し、テ
ストモード信号を入力する。一方、トランジスタＱ6 ，
Ｑ7 及びＱ8 は差動アンプを形成し、夫々テスト入力，
テストモード及びリファレンスレベルをベースから入力
する。出力はトランジスタＱ9 のエミッタから出力す
る。トランジスタＱ4 及びＱ9 のエミッタ同士は接続さ
れて、セレクタ６の出力となる。尚、Ｑ5 及びＱ10は定
電流源となる。
２に示す。ＲＡＭ２のセンスアンプ（図示せず）を差動
アンプのトランジスタＱ1 及びＱ2 で受け、トランジス
タＱ4 のエミッタから出力する。トランジスタＱ3 はト
ランジスタＱ1 とＱ2 とともに差動アンプを形成し、テ
ストモード信号を入力する。一方、トランジスタＱ6 ，
Ｑ7 及びＱ8 は差動アンプを形成し、夫々テスト入力，
テストモード及びリファレンスレベルをベースから入力
する。出力はトランジスタＱ9 のエミッタから出力す
る。トランジスタＱ4 及びＱ9 のエミッタ同士は接続さ
れて、セレクタ６の出力となる。尚、Ｑ5 及びＱ10は定
電流源となる。
【００１３】この構成において、今、テストモード信号
線１１０のテストモード信号が“Ｈ”、即ち通常動作時
にＱ3 のベースが“Ｌ”，Ｑ7 のベースが“Ｈ”になる
ように設定されたとする。このときはＱ9 のベースが
“Ｌ”となるため、出力にはＲＡＭ２のセンスアップの
内容が出力される。逆に、このテストモード信号が
“Ｌ”のときにはテスト入力が出力される。尚、図２に
おいて、Ｑ8 のベースにテスト入力の反転信号を入力
し、テスト入力の正／反信号で差動アンプを動作させる
回路構成としてもよい。この場合は、リファレンスレベ
ルが不要となる。
線１１０のテストモード信号が“Ｈ”、即ち通常動作時
にＱ3 のベースが“Ｌ”，Ｑ7 のベースが“Ｈ”になる
ように設定されたとする。このときはＱ9 のベースが
“Ｌ”となるため、出力にはＲＡＭ２のセンスアップの
内容が出力される。逆に、このテストモード信号が
“Ｌ”のときにはテスト入力が出力される。尚、図２に
おいて、Ｑ8 のベースにテスト入力の反転信号を入力
し、テスト入力の正／反信号で差動アンプを動作させる
回路構成としてもよい。この場合は、リファレンスレベ
ルが不要となる。
【００１４】
【発明の効果】以上説明したように、本発明はＲＡＭと
論理回路が同一素子上に形成される半導体集積回路にお
いて、ＲＡＭの出力とＲＡＭの出力に接続される後段の
論理回路との間にセレクタを設け、ＲＡＭテスト用の入
力をセレクタによって選択するように構成しているの
で、このＲＡＭテスト用の入力を直接後段の論理回路に
与えることができ、後段の論理回路のテストを容易に行
うことができ、かつＲＡＭが機能しない場合にもテスト
ができるという効果を有する。又、本発明の集積回路で
は、ＲＡＭ後段に接続するセレクタを構成するために余
分の論理段数をとる必要がないため、ＲＡＭの遅延時間
に影響を与えることはない。
論理回路が同一素子上に形成される半導体集積回路にお
いて、ＲＡＭの出力とＲＡＭの出力に接続される後段の
論理回路との間にセレクタを設け、ＲＡＭテスト用の入
力をセレクタによって選択するように構成しているの
で、このＲＡＭテスト用の入力を直接後段の論理回路に
与えることができ、後段の論理回路のテストを容易に行
うことができ、かつＲＡＭが機能しない場合にもテスト
ができるという効果を有する。又、本発明の集積回路で
は、ＲＡＭ後段に接続するセレクタを構成するために余
分の論理段数をとる必要がないため、ＲＡＭの遅延時間
に影響を与えることはない。
【図１】本発明の一実施例のブロック図である。
【図２】図１のＲＡＭ及び後段のセレクタの回路図であ
る。
る。
【図３】従来の集積回路のブロック図である。
１ 前段の論理回路 ２ ＲＡＭ ３ 後段の論理回路 ４ 前段のセレクタ ６ 後段のセレクタ １０７，１０８ テスト用入力線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｕ 8427−4Ｍ 27/088 7342−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｇ
Claims (1)
- 【特許請求の範囲】 【請求項１】 １つの素子上に、ＲＡＭと、前段及び後
段の各論理回路と、これらＲＡＭと各論理回路との間に
夫々介挿したセレクタとを有し、前記各セレクタにはテ
スト用入力を入力可能とし、前段の論理回路の出力又は
テスト用入力が前段のセレクタを経由してＲＡＭに入力
され、このＲＡＭの出力又はテスト用入力が後段のセレ
クタを経由して後段の論理回路に入力されるよう構成し
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206169A JPH0529550A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206169A JPH0529550A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529550A true JPH0529550A (ja) | 1993-02-05 |
Family
ID=16518955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206169A Pending JPH0529550A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529550A (ja) |
-
1991
- 1991-07-24 JP JP3206169A patent/JPH0529550A/ja active Pending
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