JPH0529460A - Lsiの配置処理方式 - Google Patents

Lsiの配置処理方式

Info

Publication number
JPH0529460A
JPH0529460A JP3178645A JP17864591A JPH0529460A JP H0529460 A JPH0529460 A JP H0529460A JP 3178645 A JP3178645 A JP 3178645A JP 17864591 A JP17864591 A JP 17864591A JP H0529460 A JPH0529460 A JP H0529460A
Authority
JP
Japan
Prior art keywords
path
block
blocks
information
point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3178645A
Other languages
English (en)
Inventor
Akio Ishimori
彰雄 石森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Solution Innovators Ltd
Original Assignee
NEC Software Hokuriku Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Software Hokuriku Ltd filed Critical NEC Software Hokuriku Ltd
Priority to JP3178645A priority Critical patent/JPH0529460A/ja
Publication of JPH0529460A publication Critical patent/JPH0529460A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】伝搬遅延時間に制限のあるパスの経路に迂回が
発生することがなく、常に遅延制限を守ることができる
LSIの配置処理方式を提供すること。 【構成】遅延制限のあるパスの、始点のブロック21と
終点のブロック25とをパス長26を基に配置し、この
パスの中心のブロック23を、ブロック21,25の配
置位置を結ぶ線分27の中心に配置する。次に、プロッ
ク21からブロック25までのパスを、ブロック21か
らブロック23までと、ブロック23からブロック25
までの2つのパスに分け、パス情報を更新する。その
後、同様にして、プロック21からブロック23までの
パスの中心のブロック22を配置し、ブロック23から
ブロック25までのパスの中心のブロック24を配置し
ていく。パス情報に関するブロックの配置処理が終った
後、未配置のブロックを配置する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、LSIの配置処理方式
に関する。
【0002】
【従来の技術】従来のLSIの配置処理方式は、図3に
示すように、遅延制限のあるパスの伝搬遅延時間の制限
を満たすため、パスの長さ36を考慮して、パスの始点
のブロック31と終点のブロック35とは予め配置指定
しておき、パスを構成する他のブロック22,23,2
4は、斜線で示すその他のブロックと同様にレイアウト
設計情報を基に、一般的な配置手法で配置していた。
【0003】
【発明が解決しようとする課題】上述した従来のLSI
の配置処理方式は、パスの長さ36を考慮して、パスの
始点のブロック31と終点のブロック35とは予め配置
指定しているが、該当のパスを構成する他のブロック3
2,33,34は優先的に配置されておらず、斜線で示
すその他のブロックと同様に、一般的な配置手法によっ
て、全プロックに関するレイアウト設計情報を基にして
配置位置を決定しているため、パスの経路が必ずしも最
短となるような配置結果にはならない。このため、パス
の経路の迂回が大きい場合は、パスの伝搬遅延時間の制
限を違反してしまうという問題点がある。
【0004】本発明の目的は、伝搬遅延時間に制限のあ
るパスの経路に迂回が発生することがなく、常に遅延制
限を守ることができるLSIの配置処理方式を提供する
ことである。
【0005】
【課題を解決するための手段】本発明のLSIの配置処
理方式は、論理接続情報とレイアウト設計情報とを入力
して記憶し、次に遅延制限のあるパスの情報とこのパス
を構成するブロックおよびブロック間相互の接続関係と
前記パスの遅延制限を満たすためのパス長の情報とを入
力して記憶し、記憶した前記遅延制限のあるパスの情報
から任意のパスを取り出し、この取り出したパスの始点
と終点である2つのブロックを遅延制限を満すためのパ
ス長を考慮して配置し、次に前記取り出したパス上の中
央に位置するブロックであるパスの中間点のブロックを
前記始点と終点の2つのブロックの配置位置を基に配置
し、前記始点と終点と中間点とにブロックを配置したパ
スをさらに前記始点および前記中間点の2つのブロック
と前記中間点および終点の2つのブロックとで構成する
2つのパスに分け、それぞれのパスに含まれるブロック
を新しいパスの始点と終点のブロックとし、この2つの
パスの情報に基づき既に記憶したパスの情報を更新し、
前記遅延制限のあるパスの情報に記述されているすべて
のパスを構成するブロックを配置後遅延制限のないブロ
ックを配置する構成である。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。
【0007】図1は、本発明のLSIの配置処理方式を
実現するための処理手順を示した流れ図である。
【0008】まず処理を開始すると、ステップ(以下S
と記す)1でLSIをレイアウト設計情報を入力し、記
憶する。次にS2でLSIのパスの情報(以下パス情報
と記す)を入力し、記憶する。次にS3で未処理パスが
存在する場合は、S4で先に記憶したパス情報から、1
つのパスについての情報を取り出す。次にS5で今S4
で取り出したパスの始点のブロックと終点のブロックが
両方とも配置済か否かを判定し、どちらか一方でも未配
置の場合はS6で今S4で取り出されたパスの始点のブ
ロックと終点のブロックの内の未配置のブロックをパス
の長さ(以下パス長と記す)を考慮して配置し、S7に
進み、配置済みの場合は直接S7に進む。S7では先に
S4で取り出したパス内に中間点のブロックがあるか否
かを判定し、パス内に中間点のブロックがない場合はS
3に戻り、中間点のブロックのある場合は、S8で先に
S4で取り出したパスの中間点のブロックを、始点のブ
ロックと終点のブロックとの配置位置を基に、例えば始
点のブロックと終点のブロックとの配置位置を結ぶ直線
の中心位置に配置し、次にS9で始点のブロックと終点
のブロックと中間点とにブロックを配置したパスを、始
点および中間点のブロックと、中間点および終点のブロ
ックとで構成する2つのパスに分け、それぞれのパスに
含まれるブロックを新しいパスの始点と終点とのブロッ
クとする二つのパスに分け、この2つのパス情報に基づ
き既に記憶したパス情報を更新しS3に戻る。S3でパ
ス情報のすべてのパスを処理したと判定すれば、S10
で先にS6,S8で配置したブロック以外の未配置のブ
ロックを、レイアウト設計情報を基に一般的な配置手法
で配置して、本発明のLSIの配置処理方式を動作を終
了する。
【0009】図2は図1で説明した処理手順を模式図と
して示すものである。
【0010】図2分図(A)は遅延制限のあるパスの一
例で、プロック21,22,23,24,25で構成し
たパスの各々のブロック間の接続関係による相対位置を
示すものである。
【0011】図2分図(B)は図1のS6でパス長26
を基にして配置したパスの始点のブロック21と終点の
ブロック25との間に、図1のS8でパスの中間点であ
るブロック23を、始点のブロック21と終点のブロッ
ク25との配置位置を結ぶ線分27の中心位置付近に配
置した状態を示している。
【0012】図2分図(C)は図1のS9で更新したパ
ス情報、すなわちパスの始点をブロック21、終点をブ
ロック23とし、パス長28のパスと、パスの始点をブ
ロック22、終点をブロック25とし、パス長29のパ
スとの情報を入力し、処理した状態を示めしている。こ
こで、ブロック21,23をそれぞれパスの始点および
終点としたパスを処理したとき、図1のS5ではブロッ
ク21,23は共に配置済みであるため、S7で中間点
のブロック22のあることを検出し、更にS8でブロッ
ク21とブロック23とを結ぶ線分30の中心付近にブ
ロック22の配置を行っている。これは、ブロック2
3,25をそれぞれパスの始点および終点としたパスに
ついても同様に、ブロック23とブロック25とを結ぶ
線分の中心付近にブロック24を配置する。そして図1
のS9でブロック21,23を始点および終点とするパ
スは、ブロック21,22を始点および終点とするパス
と、ブロック22,23を始点および終点とするパスに
分けられ、それぞれパス情報を更新する。この後、更新
されたパスを処理するとき、例えば、ブロック21,2
2を始点および終点とするパスの場合、ブロック21,
22は共に配置済みであるため、図1のS5で判定の結
果S7に行くが、中間点となるブロックが無いために、
このパスに対する処理を終了する。他のパスについて
も、同様に処理される。
【0013】図2分図(D)は図1のS3ですべてのパ
ス情報の処理が終了したと判定した後、図1のS10で
斜線で示すその他のブロックを配置した状態を示してい
る。
【0014】
【発明の効果】以上説明したように本発明は、一般的な
配置手法による配置を行う前に、遅延制限のあるパス例
えばフリップフロップ間のパスを構成すブロックを、パ
ス情報を基に優先的に配置しているために、パスの経路
に迂回が発生することがなく、信号の伝搬遅延時間の制
限を守ることができるという効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施例の処理手順の流れ図である。
【図2】図1で説明した処理手順を示す模式図である。
【図3】従来のLSIの配置処理方式の処理手順を示す
模式図である。
【符号の説明】
21,22,23,24,25 ブロック 26,28,29 パスの長さ(パス長) 27,30 直線

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 LSIの配置処理方式において、論理接
    続情報とレイアウト設計情報とを入力して記憶し、次に
    遅延制限のあるパスの情報とこのパスを構成するブロッ
    クおよびブロック間相互の接続関係と前記パスの遅延制
    限を満たすためのパス長の情報とを入力して記憶し、記
    憶した前記遅延制限のあるパスの情報から任意のパスを
    取り出し、この取り出したパスの始点と終点である2つ
    のブロックを遅延制限を満すためのパス長を考慮して配
    置し、次に前記取り出したパス上の中央に位置するブロ
    ックであるパスの中間点のブロックを前記始点と終点の
    2つのブロックの配置位置を基に配置し、前記始点と終
    点と中間点とにブロックを配置したパスをさらに前記始
    点および前記中間点の2つのブロックと前記中間点およ
    び終点の2つのブロックとで構成する2つのパスに分
    け、それぞれのパスに含まれるブロックを新しいパスの
    始点と終点のブロックとし、この2つのパスの情報に基
    づき既に記憶したパスの情報を更新し、前記遅延制限の
    あるパスの情報に記述されているすべてのパスを構成す
    るブロックを配置後遅延制限のないブロックを配置する
    ことを特徴とするLSIの配置処理方式。
JP3178645A 1991-07-19 1991-07-19 Lsiの配置処理方式 Pending JPH0529460A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3178645A JPH0529460A (ja) 1991-07-19 1991-07-19 Lsiの配置処理方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3178645A JPH0529460A (ja) 1991-07-19 1991-07-19 Lsiの配置処理方式

Publications (1)

Publication Number Publication Date
JPH0529460A true JPH0529460A (ja) 1993-02-05

Family

ID=16052089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3178645A Pending JPH0529460A (ja) 1991-07-19 1991-07-19 Lsiの配置処理方式

Country Status (1)

Country Link
JP (1) JPH0529460A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8869092B2 (en) 2013-03-25 2014-10-21 Fujitsu Limited Wiring inspection apparatus and wiring inspection method
US8875085B2 (en) 2013-03-25 2014-10-28 Fujitsu Limited Wiring inspection apparatus and wiring inspection method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8869092B2 (en) 2013-03-25 2014-10-21 Fujitsu Limited Wiring inspection apparatus and wiring inspection method
US8875085B2 (en) 2013-03-25 2014-10-28 Fujitsu Limited Wiring inspection apparatus and wiring inspection method

Similar Documents

Publication Publication Date Title
JPH03173471A (ja) マスタスライス方式lsiの配線構造
JPH0529460A (ja) Lsiの配置処理方式
JP3279034B2 (ja) 運行管理制御装置およびその方法
JP3102365B2 (ja) 配置配線方法
JPH05159025A (ja) エリア分割配線方式
JP2921294B2 (ja) レイアウト設計方法
JP2929978B2 (ja) 自動配線方法及びその装置
JPH0513580A (ja) Lsiの配置処理方式
JP2833886B2 (ja) 半導体集積回路の自動レイアウト手法
JP4140013B2 (ja) 半導体集積回路のゲートリサイズ装置及び方法とそのプログラム
JP2935316B2 (ja) 論理回路の遅延経路探索方法
JP2001134627A (ja) パターンデータ補正方法
JPH04320577A (ja) 概略経路決定処理方式
JP3199061B2 (ja) 半導体集積回路のレイアウト方法
JPH03262144A (ja) 半導体集積回路の配線方式
JPH0830671A (ja) 配線経路調査装置
JP2786017B2 (ja) 半導体集積回路の製造方法
JPH0550029B2 (ja)
JPH11297843A (ja) 半導体集積回路製造装置および半導体集積回路の配線方法、並びに記録媒体
JPH0850608A (ja) 配線経路表示方法
JPH04290171A (ja) 自動配線方式
JPH0669340A (ja) 半導体集積回路のブロック端子配置方法
JPH06151593A (ja) 集積回路の配線設計装置
JPS61158161A (ja) 配線処理方式
JPH04235683A (ja) 指定長配線方式