JPH05291961A - グレイ符号発生装置 - Google Patents
グレイ符号発生装置Info
- Publication number
- JPH05291961A JPH05291961A JP9313692A JP9313692A JPH05291961A JP H05291961 A JPH05291961 A JP H05291961A JP 9313692 A JP9313692 A JP 9313692A JP 9313692 A JP9313692 A JP 9313692A JP H05291961 A JPH05291961 A JP H05291961A
- Authority
- JP
- Japan
- Prior art keywords
- gray code
- output
- generating
- binary counter
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】本発明は、バイナリカウンタの出力からグレイ
符号を発生するとともに付属情報を発生するグレイ符号
発生装置に関し、バイナリ符号からグレイ符号を発生す
ると共に、発生されたグレイ符号中の変化するビット位
置を示す情報を得ることのできるグレイ符号発生装置を
提供することを目的とする。 【構成】バイナリカウンタ１０の出力からグレイ符号を
生成するグレイ符号生成手段１５を有するグレイ符号発
生装置において、前記バイナリカウンタ１０の出力信号
に立ち上がりの変化があったことを検出する立ち上がり
検出手段１１を備えて構成される。
符号を発生するとともに付属情報を発生するグレイ符号
発生装置に関し、バイナリ符号からグレイ符号を発生す
ると共に、発生されたグレイ符号中の変化するビット位
置を示す情報を得ることのできるグレイ符号発生装置を
提供することを目的とする。 【構成】バイナリカウンタ１０の出力からグレイ符号を
生成するグレイ符号生成手段１５を有するグレイ符号発
生装置において、前記バイナリカウンタ１０の出力信号
に立ち上がりの変化があったことを検出する立ち上がり
検出手段１１を備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は、バイナリカウンタの出
力からグレイ符号を発生するとともに付属情報を発生す
るグレイ符号発生装置に関する。
力からグレイ符号を発生するとともに付属情報を発生す
るグレイ符号発生装置に関する。
【０００２】近年、グレイ符号を用いてカウントを行う
アプリケーションが広く用いられている。グレイ符号
は、或るコードから次のコードに移行する場合、１ビッ
トのみが変化するように構成されたコード体系である。
アプリケーションが広く用いられている。グレイ符号
は、或るコードから次のコードに移行する場合、１ビッ
トのみが変化するように構成されたコード体系である。
【０００３】かかるグレイ符号を用いたアプリケーショ
ンでは、単にグレイ符号の生成のみならず、該グレイ符
号に付属する種々の情報をも同時に生成することが要求
されている。
ンでは、単にグレイ符号の生成のみならず、該グレイ符
号に付属する種々の情報をも同時に生成することが要求
されている。
【０００４】
【従来の技術】従来、グレイ符号によりカウントを行う
回路として、例えば、図１４に示すような、変換回路を
バイナリカウンタの出力側に付加し、入力されたバイナ
リ符号をグレイ符号に変換するものが知られている。
回路として、例えば、図１４に示すような、変換回路を
バイナリカウンタの出力側に付加し、入力されたバイナ
リ符号をグレイ符号に変換するものが知られている。
【０００５】図１４に示す変換回路は、８ビットのバイ
ナリ符号を、同じく８ビットのグレイ符号に変換する構
成を示している。図において、５０1 〜５０6 はそれぞ
れ排他的論理和ゲートである。
ナリ符号を、同じく８ビットのグレイ符号に変換する構
成を示している。図において、５０1 〜５０6 はそれぞ
れ排他的論理和ゲートである。
【０００６】かかる従来の変換回路は、小規模な回路で
バイナリ符号からグレイ符号に変換できるという利点が
ある。ところが、アプリケーションによっては、グレイ
符号の特徴であるコード中の１ビットだけが変化しなが
らカウントを行う際の、変化するビット位置を知りたい
という要望がある。しかし、上記のような従来の変換回
路では、変化するビット位置を示す情報が得られないと
いう問題があった。
バイナリ符号からグレイ符号に変換できるという利点が
ある。ところが、アプリケーションによっては、グレイ
符号の特徴であるコード中の１ビットだけが変化しなが
らカウントを行う際の、変化するビット位置を知りたい
という要望がある。しかし、上記のような従来の変換回
路では、変化するビット位置を示す情報が得られないと
いう問題があった。
【０００７】また、上記変換回路を、グレイ符号を生成
するべく予め所定のデータを記憶したＲＯＭで構成する
ものも知られているが、ＲＯＭからデータを読み出すの
に一定の時間を必要とし、高速性を必要とするアプリケ
ーションには応用できないという問題があった。
するべく予め所定のデータを記憶したＲＯＭで構成する
ものも知られているが、ＲＯＭからデータを読み出すの
に一定の時間を必要とし、高速性を必要とするアプリケ
ーションには応用できないという問題があった。
【０００８】さらに、例えば、音声圧縮に用いられるベ
クトル和励起線形予測符号化方式におけるコードブック
サーチ処理では、２５６通りの符号ベクトルに対して、
以下の更新式によりＧｕを求める必要がある。
クトル和励起線形予測符号化方式におけるコードブック
サーチ処理では、２５６通りの符号ベクトルに対して、
以下の更新式によりＧｕを求める必要がある。
【０００９】 この更新式に用いるθujは、従来は、メモリ（例えばＲ
ＯＭ）にデータとして予め記憶しておき、必要の都度該
メモリから読み出して使用するようになっていた。上式
における１回の更新にθujが９通り必要なため、合計２
５６×９＝２３０４ワードのＲＯＭ容量を必要としてい
た。
ＯＭ）にデータとして予め記憶しておき、必要の都度該
メモリから読み出して使用するようになっていた。上式
における１回の更新にθujが９通り必要なため、合計２
５６×９＝２３０４ワードのＲＯＭ容量を必要としてい
た。
【００１０】このように、従来のコードブックサーチ処
理では、ＲＯＭ容量の増大を招き、また、メモリからデ
ータを読み出す必要があるので、データを参照する速度
に限界があり更なる高速化が困難であるという問題があ
った。
理では、ＲＯＭ容量の増大を招き、また、メモリからデ
ータを読み出す必要があるので、データを参照する速度
に限界があり更なる高速化が困難であるという問題があ
った。
【００１１】
【発明が解決しようとする課題】本発明は、かかる事情
に鑑みてなされたもので、その第１の目的は、バイナリ
符号からグレイ符号を発生すると共に、発生されたグレ
イ符号中の変化したビット位置を示す情報を得ることの
できるグレイ符号発生装置を提供することにある。
に鑑みてなされたもので、その第１の目的は、バイナリ
符号からグレイ符号を発生すると共に、発生されたグレ
イ符号中の変化したビット位置を示す情報を得ることの
できるグレイ符号発生装置を提供することにある。
【００１２】また、第２の目的は、信号処理プロセッサ
で上記のベクトル和励起線形符号化方式におけるコーデ
ックを実現する場合に、処理量の多いコードブックサー
チ処理を小規模のハードウエアで高速に行うことのでき
るグレイ符号発生装置を提供することを目的とする。
で上記のベクトル和励起線形符号化方式におけるコーデ
ックを実現する場合に、処理量の多いコードブックサー
チ処理を小規模のハードウエアで高速に行うことのでき
るグレイ符号発生装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のグレイ符号発生
装置は、上記第１の目的を達成するために、バイナリカ
ウンタ１０の出力からグレイ符号を生成するグレイ符号
生成手段１５を有するグレイ符号発生装置において、前
記バイナリカウンタ１０の出力信号に立ち上がりの変化
があったことを検出する立ち上がり検出手段１１を備え
たことを特徴とする。
装置は、上記第１の目的を達成するために、バイナリカ
ウンタ１０の出力からグレイ符号を生成するグレイ符号
生成手段１５を有するグレイ符号発生装置において、前
記バイナリカウンタ１０の出力信号に立ち上がりの変化
があったことを検出する立ち上がり検出手段１１を備え
たことを特徴とする。
【００１４】また、上記第２の目的を達成するために、
バイナリカウンタ１０の出力からグレイ符号を生成する
グレイ符号生成手段１５と、前記バイナリカウンタ１０
の出力信号に立ち上がりの変化があったことを検出する
立ち上がり検出手段１１とを具備し、前記グレイ符号生
成手段１５で生成されたグレイ符号と前記検出手段１１
で検出された立ち上がりの変化のあった信号のビット位
置を示す情報とから所定の値θujを生成することを特徴
とする。
バイナリカウンタ１０の出力からグレイ符号を生成する
グレイ符号生成手段１５と、前記バイナリカウンタ１０
の出力信号に立ち上がりの変化があったことを検出する
立ち上がり検出手段１１とを具備し、前記グレイ符号生
成手段１５で生成されたグレイ符号と前記検出手段１１
で検出された立ち上がりの変化のあった信号のビット位
置を示す情報とから所定の値θujを生成することを特徴
とする。
【００１５】
【作用】本発明は、グレイ符号を生成するグレイ符号生
成手段１５の他に、バイナリカウンタ１０の出力信号に
立ち上がりの変化があったことを検出する立ち上がり検
出手段１１を設けたので、グレイ符号の特徴である変化
する１ビットだけ変化するビット位置を示す情報を出力
することができる。
成手段１５の他に、バイナリカウンタ１０の出力信号に
立ち上がりの変化があったことを検出する立ち上がり検
出手段１１を設けたので、グレイ符号の特徴である変化
する１ビットだけ変化するビット位置を示す情報を出力
することができる。
【００１６】これにより、グレイ符号中の変化のあった
ビット位置を必要とする種々のアプリケーションに応用
することができるものとなっている。
ビット位置を必要とする種々のアプリケーションに応用
することができるものとなっている。
【００１７】また、生成されたグレイ符号とビット位置
を示す情報とから、信号処理プロセッサでベクトル和励
起線形符号化方式におけるコーデックを実現する場合の
コードブックサーチ処理に必要な所定値θｕｊを生成す
るので、上記処理を小規模のハードウエアで高速に実現
できるものとなっている。
を示す情報とから、信号処理プロセッサでベクトル和励
起線形符号化方式におけるコーデックを実現する場合の
コードブックサーチ処理に必要な所定値θｕｊを生成す
るので、上記処理を小規模のハードウエアで高速に実現
できるものとなっている。
【００１８】
【実施例】以下、本発明の実施例につき図面を参照しな
がら詳細に説明する。 （１）第１の実施例 図２は本発明に係るグレイ符号発生装置の第１の実施例
を示す回路図である。以下においては、説明を簡単にす
るために、４ビットのバイナリ符号を同じく４ビットの
グレイ符号に変換する場合の構成について説明する。
がら詳細に説明する。 （１）第１の実施例 図２は本発明に係るグレイ符号発生装置の第１の実施例
を示す回路図である。以下においては、説明を簡単にす
るために、４ビットのバイナリ符号を同じく４ビットの
グレイ符号に変換する場合の構成について説明する。
【００１９】図において、１０は４ビットのバイナリカ
ウンタである。このバイナリカウンタ１０は、外部から
供給されるクロック信号ＣＬＫに同期してカウント動作
を行うようになっている。即ち、クロック信号ＣＬＫの
立ち上がりエッジが入力される度にカウントアップ動作
を行い、その出力端子にカウント値Ｂ3 〜Ｂ0 を出力す
る。
ウンタである。このバイナリカウンタ１０は、外部から
供給されるクロック信号ＣＬＫに同期してカウント動作
を行うようになっている。即ち、クロック信号ＣＬＫの
立ち上がりエッジが入力される度にカウントアップ動作
を行い、その出力端子にカウント値Ｂ3 〜Ｂ0 を出力す
る。
【００２０】１１1 〜１１4 は、立ち上がり検出回路で
あり、それぞれフリップフロップ１２1 〜１２4 とＡＮ
Ｄゲート１３1 〜１３4 とがデジタル微分回路を形成す
るべく接続されて構成されている。
あり、それぞれフリップフロップ１２1 〜１２4 とＡＮ
Ｄゲート１３1 〜１３4 とがデジタル微分回路を形成す
るべく接続されて構成されている。
【００２１】上記フリップフロップ１２1 〜１２4 のク
ロック入力端子には、図示されていないが、上記クロッ
ク信号ＣＬＫが供給されるようになっている。
ロック入力端子には、図示されていないが、上記クロッ
ク信号ＣＬＫが供給されるようになっている。
【００２２】この立ち上がり検出回路１１1 〜１１
4 は、バイナリカウンタ１０が出力する各ビットＢ3 〜
Ｂ0 が、「０」から「１」に変化する場合に有意信号
「１」を出力する。
4 は、バイナリカウンタ１０が出力する各ビットＢ3 〜
Ｂ0 が、「０」から「１」に変化する場合に有意信号
「１」を出力する。
【００２３】バイナリカウンタ１０におけるカウントア
ップ動作では、バイナリコード中の「０」から「１」に
変化するビットは一箇所であるという特性を有してい
る。従って、上記立ち上がり検出回路１１1 〜１１4 の
ＡＮＤゲート１３1 〜１３4 の出力は、所定の１クロッ
ク区間では１つのみがオンにされる。このＡＮＤゲート
１３1 〜１３4 の出力は、エンコーダ１４に供給され
る。
ップ動作では、バイナリコード中の「０」から「１」に
変化するビットは一箇所であるという特性を有してい
る。従って、上記立ち上がり検出回路１１1 〜１１4 の
ＡＮＤゲート１３1 〜１３4 の出力は、所定の１クロッ
ク区間では１つのみがオンにされる。このＡＮＤゲート
１３1 〜１３4 の出力は、エンコーダ１４に供給され
る。
【００２４】エンコーダ１４は、入力端子Ｄ3 〜Ｄ0 の
何れかにオン信号が入力されると、該信号をコード化し
て出力するものである。例えば、入力端子Ｄ２にオン信
号が入力されると、信号端子Ｏ3 〜Ｏ0 には、「００１
１B 」（添字の「B 」は２進数であることを示す）を出
力するものである。このエンコーダ１４の出力が変化し
たビット位置を示す情報として用いられることになる。
何れかにオン信号が入力されると、該信号をコード化し
て出力するものである。例えば、入力端子Ｄ２にオン信
号が入力されると、信号端子Ｏ3 〜Ｏ0 には、「００１
１B 」（添字の「B 」は２進数であることを示す）を出
力するものである。このエンコーダ１４の出力が変化し
たビット位置を示す情報として用いられることになる。
【００２５】なお、上記ＡＮＤゲート１３1 〜１３4 の
出力は、バイナリ符号の「０」から「１」に変化したビ
ットそのものであるので、アプリケーションによって
は、この信号を直接、ビット位置を示す信号として用い
ることもできる。
出力は、バイナリ符号の「０」から「１」に変化したビ
ットそのものであるので、アプリケーションによって
は、この信号を直接、ビット位置を示す信号として用い
ることもできる。
【００２６】また、１５はグレイ符号生成回路であり、
３個の排他的論理和ゲート１５1 〜１５3 が図示するよ
うに接続されて構成される。このグレイ符号生成回路１
５の構成及び動作は、従来のもの（図１４参照）と同一
であるので、ここでの説明は省略する。
３個の排他的論理和ゲート１５1 〜１５3 が図示するよ
うに接続されて構成される。このグレイ符号生成回路１
５の構成及び動作は、従来のもの（図１４参照）と同一
であるので、ここでの説明は省略する。
【００２７】図４に４ビットのバイナリ符号とグレイ符
号との対応を示す。図４からも明らかなように、グレイ
符号が変化するビット位置は、バイナリ符号が「０」か
ら「１」に変化しているビット位置に対応していること
がわかる（例えば破線で囲んだ部分を参照）。このビッ
ト位置がコード化されて上記エンコーダ１４から出力さ
れることになる。
号との対応を示す。図４からも明らかなように、グレイ
符号が変化するビット位置は、バイナリ符号が「０」か
ら「１」に変化しているビット位置に対応していること
がわかる（例えば破線で囲んだ部分を参照）。このビッ
ト位置がコード化されて上記エンコーダ１４から出力さ
れることになる。
【００２８】次に、上記グレイ符号発生装置の動作につ
き、図３に示したタイミングチャートを参照しながら説
明する。
き、図３に示したタイミングチャートを参照しながら説
明する。
【００２９】図３(1) はバイナリカウンタ１０に与えら
れるクロック信号ＣＬＫを示す。このバイナリカウンタ
１０は、クロック信号ＣＬＫの立ち上がりのエッジでカ
ウントアップ動作を行う。
れるクロック信号ＣＬＫを示す。このバイナリカウンタ
１０は、クロック信号ＣＬＫの立ち上がりのエッジでカ
ウントアップ動作を行う。
【００３０】図３(2) 〜(5) は、それぞれバイナリカウ
ンタ１０の出力Ｂ0 〜Ｂ3 を示す。図では、「０H 」〜
「ＦH 」（添字の「H 」は１６進数であることを示す）
の範囲のカウント状態を示している。
ンタ１０の出力Ｂ0 〜Ｂ3 を示す。図では、「０H 」〜
「ＦH 」（添字の「H 」は１６進数であることを示す）
の範囲のカウント状態を示している。
【００３１】図３(6) 〜(9) は、それぞれ本グレイ符号
発生装置が出力する変化ビット位置信号Ｃ0 〜Ｃ3 の変
化を示している。図４と対比して参照すれば明らかなよ
うに、各クロック区間において、バイナリ符号の「０」
から「１」に立ち上がるビット位置がコード化されて出
力されることがわかる。
発生装置が出力する変化ビット位置信号Ｃ0 〜Ｃ3 の変
化を示している。図４と対比して参照すれば明らかなよ
うに、各クロック区間において、バイナリ符号の「０」
から「１」に立ち上がるビット位置がコード化されて出
力されることがわかる。
【００３２】図３(10)〜(13)は、それぞれ本グレイ符号
発生装置のグレイ符号生成回路１５が出力するグレイ符
号Ｇ0 〜Ｇ3 を示す。これも図４と対比して参照すれば
明らかなように、各クロック区間において、図４に示す
グレイ符号が生成されていることがわかる。
発生装置のグレイ符号生成回路１５が出力するグレイ符
号Ｇ0 〜Ｇ3 を示す。これも図４と対比して参照すれば
明らかなように、各クロック区間において、図４に示す
グレイ符号が生成されていることがわかる。
【００３３】以上のように、この実施例によれば、従来
のバイナリ／グレイ符号変化に比べ若干回路規模は大き
くなるが、グレイ符号の特徴である１ビットのみ変化す
る位置の情報が得られるという効果がある。 （２）第２の実施例 図５は本発明のグレイ符号発生装置の第２の実施例を示
す回路図である。以下においては、上述したベクトル和
励起線形予測符号化方式におけるコードブックサーチ処
理に必要とされる９ビットのθｕｊを発生する場合の例
について説明する。
のバイナリ／グレイ符号変化に比べ若干回路規模は大き
くなるが、グレイ符号の特徴である１ビットのみ変化す
る位置の情報が得られるという効果がある。 （２）第２の実施例 図５は本発明のグレイ符号発生装置の第２の実施例を示
す回路図である。以下においては、上述したベクトル和
励起線形予測符号化方式におけるコードブックサーチ処
理に必要とされる９ビットのθｕｊを発生する場合の例
について説明する。
【００３４】図５において、２０は９ビットのバイナリ
カウンタである。このバイナリカウンタ２０は、クロッ
ク信号ＣＬＫが入力される度にカウントアップ動作を行
い、その出力端子Ｑ１〜Ｑ９にカウント値を出力するも
のである。
カウンタである。このバイナリカウンタ２０は、クロッ
ク信号ＣＬＫが入力される度にカウントアップ動作を行
い、その出力端子Ｑ１〜Ｑ９にカウント値を出力するも
のである。
【００３５】２１〜２９はθｕｊ発生回路である。上記
バイナリカウンタ２０の出力Ｂ9 〜Ｂ1 を入力し、グレ
イ符号としての符号Ｓ（Ｓｉｇｎ）及びビット位置情報
としてのデータＤ（Ｄａｔａ）をそれぞれ出力するもの
である。
バイナリカウンタ２０の出力Ｂ9 〜Ｂ1 を入力し、グレ
イ符号としての符号Ｓ（Ｓｉｇｎ）及びビット位置情報
としてのデータＤ（Ｄａｔａ）をそれぞれ出力するもの
である。
【００３６】このθｕｊ発生回路２１〜２９で発生され
る符号Ｓ（Ｓｉｇｎ）及びデータＤ（Ｄａｔａ）は、下
記表１のように加工されて、上記（１）式で使用される
θｕｊとして用いられることになる。
る符号Ｓ（Ｓｉｇｎ）及びデータＤ（Ｄａｔａ）は、下
記表１のように加工されて、上記（１）式で使用される
θｕｊとして用いられることになる。
【００３７】上記θｕｊ発生回路は、θｕ１を発生する
θｕ１発生回路２１（図６（Ａ）参照）、及びθｕ２〜
θｕ９を発生するθｕ２〜θｕ９発生回路２２〜２９
（図６（Ｂ）参照）とにより構成される。
θｕ１発生回路２１（図６（Ａ）参照）、及びθｕ２〜
θｕ９を発生するθｕ２〜θｕ９発生回路２２〜２９
（図６（Ｂ）参照）とにより構成される。
【００３８】θｕ１発生回路２１は、図６（Ａ）に示す
ように、フリップフロップ３０とインバータ３１とによ
り構成されている。
ように、フリップフロップ３０とインバータ３１とによ
り構成されている。
【００３９】フリップフロップ３０は、バイナリカウン
タ２０の最下位ビットＢ1 をクロック入力とし、自身の
反転出力をデータ入力とした１／２分周回路を構成する
べく接続されている。そして、このフリップフロップ３
０のノーマル出力が符号Ｓ（Ｓｉｇｎ）として出力され
る。
タ２０の最下位ビットＢ1 をクロック入力とし、自身の
反転出力をデータ入力とした１／２分周回路を構成する
べく接続されている。そして、このフリップフロップ３
０のノーマル出力が符号Ｓ（Ｓｉｇｎ）として出力され
る。
【００４０】このフリップフロップ３０は、バイナリカ
ウンタ２０の最下位ビットＢ1 に立ち上がりの変化が発
生した場合に、該フリップフロップ３０の記憶内容を反
転するように作用する。これにより、変化のあったビッ
トを反転させることによりグレイ符号が生成されるとい
う論理が実現されている。
ウンタ２０の最下位ビットＢ1 に立ち上がりの変化が発
生した場合に、該フリップフロップ３０の記憶内容を反
転するように作用する。これにより、変化のあったビッ
トを反転させることによりグレイ符号が生成されるとい
う論理が実現されている。
【００４１】また、このフリップフロップ３０は、プリ
セット信号ＰＲＳＴにより初期値に設定されるようにな
っている。
セット信号ＰＲＳＴにより初期値に設定されるようにな
っている。
【００４２】また、θｕ１発生回路２１は、バイナリカ
ウンタ２０の最下位ビットＢ1 をインバータ３１で反転
した信号をデータＤ（Ｄａｔａ）として出力するように
なっている。このθｕ１の発生においては立ち上がりの
検出を必要としないので、後述するような微分回路は存
在しない。
ウンタ２０の最下位ビットＢ1 をインバータ３１で反転
した信号をデータＤ（Ｄａｔａ）として出力するように
なっている。このθｕ１の発生においては立ち上がりの
検出を必要としないので、後述するような微分回路は存
在しない。
【００４３】θｕ２〜θｕ９発生回路２２〜２９は、図
６（Ｂ）に示すように、２つのフリップフロップ３２、
３３とＮＡＮＤゲート３４とにより構成されている。
６（Ｂ）に示すように、２つのフリップフロップ３２、
３３とＮＡＮＤゲート３４とにより構成されている。
【００４４】フリップフロップ３２は、上記図６（Ａ）
のフリップフロップ３０と同じ構成であり、同じ動作を
行うので説明は省略する。
のフリップフロップ３０と同じ構成であり、同じ動作を
行うので説明は省略する。
【００４５】フリップフロップ３３は、クロック信号Ｃ
ＬＫをクロック入力とし、バイナリカウンタ２０が出力
するデータＢ9 〜Ｂ2 をセットする構成となっている。
このフリップフロップ３３の反転出力はＮＡＮＤゲート
３４の一方の入力に供給されるようになっている。
ＬＫをクロック入力とし、バイナリカウンタ２０が出力
するデータＢ9 〜Ｂ2 をセットする構成となっている。
このフリップフロップ３３の反転出力はＮＡＮＤゲート
３４の一方の入力に供給されるようになっている。
【００４６】ＮＡＮＤゲート３４の他方の入力には、上
記バイナリカウンタ２０が出力するデータＢ9 〜Ｂ2 が
供給されるようになっている。そして、このＮＡＮＤゲ
ート３４で、論理積がとられ、さらに反転された信号が
データＤ（Ｄａｔａ）として出力される。
記バイナリカウンタ２０が出力するデータＢ9 〜Ｂ2 が
供給されるようになっている。そして、このＮＡＮＤゲ
ート３４で、論理積がとられ、さらに反転された信号が
データＤ（Ｄａｔａ）として出力される。
【００４７】即ち、このフリップフロップ３３とＮＡＮ
Ｄゲート３４とによりデジタル微分回路が構成され、各
ビットの立ち上がり検出回路として機能するようになっ
ている。
Ｄゲート３４とによりデジタル微分回路が構成され、各
ビットの立ち上がり検出回路として機能するようになっ
ている。
【００４８】次に、上記構成において、図７に示すタイ
ミングチャートを参照しながら動作を説明する。なお、
図ではθｕ２〜θｕ９発生回路２２〜２９は、各回路の
構成及び動作は同じであるので、θｕ２発生回路２２で
代表させて説明する。
ミングチャートを参照しながら動作を説明する。なお、
図ではθｕ２〜θｕ９発生回路２２〜２９は、各回路の
構成及び動作は同じであるので、θｕ２発生回路２２で
代表させて説明する。
【００４９】図７(1) はバイナリカウンタ２０及びフリ
ップフロップ３３に与えられるクロック信号ＣＬＫを示
す。このバイナリカウンタ２０は、クロック信号ＣＬＫ
の立ち上がりのエッジでカウント動作を行うものであ
る。
ップフロップ３３に与えられるクロック信号ＣＬＫを示
す。このバイナリカウンタ２０は、クロック信号ＣＬＫ
の立ち上がりのエッジでカウント動作を行うものであ
る。
【００５０】図７(2) はプリセット信号ＰＲＳＴを示
す。このプリセット信号ＰＲＳＴが解除（Ｈレベル）に
された後に、該グレイ符号発生装置が動作を開始するこ
とになる。
す。このプリセット信号ＰＲＳＴが解除（Ｈレベル）に
された後に、該グレイ符号発生装置が動作を開始するこ
とになる。
【００５１】図７(3) 〜(6) は、θｕ２発生回路２２の
入力及び出力を示しており、同図(3) は入力Ｂ2 、（4)
はフリップフロップ３２の反転出力の波形ａ、（5)はデ
ータ出力Ｄ２、（6)は符号出力Ｓ２をそれぞれ示してい
る。
入力及び出力を示しており、同図(3) は入力Ｂ2 、（4)
はフリップフロップ３２の反転出力の波形ａ、（5)はデ
ータ出力Ｄ２、（6)は符号出力Ｓ２をそれぞれ示してい
る。
【００５２】そして、データ出力Ｄ２及び符号出力Ｓ２
とにより、図７(7) に示すように、上記表１に示した規
則に従ってθｕ２が算出され、上記（１）式の計算に使
用されることになる。
とにより、図７(7) に示すように、上記表１に示した規
則に従ってθｕ２が算出され、上記（１）式の計算に使
用されることになる。
【００５３】図７(8) 〜(10)は、θｕ１発生回路２１の
入力及び出力を示しており、同図(8) は入力Ｂ1 、（9)
はデータ出力Ｄ１、（10) は符号出力Ｓ２をそれぞれ示
してる。
入力及び出力を示しており、同図(8) は入力Ｂ1 、（9)
はデータ出力Ｄ１、（10) は符号出力Ｓ２をそれぞれ示
してる。
【００５４】そして、データ出力Ｄ１及び符号出力Ｓ１
とにより、図７(11)に示すように、上記表１に示した規
則に従ってθｕ１が算出され、上記（１）式の計算に使
用されることになる。
とにより、図７(11)に示すように、上記表１に示した規
則に従ってθｕ１が算出され、上記（１）式の計算に使
用されることになる。
【００５５】上記グレイ符号発生装置を用いて発生され
るθｕｊの例を図９〜１４に示す。この回路を用いれ
ば、図９〜１４のグレイコート表に於ける２５６通りの
θujの発生がハードウェアにより高速にできる。
るθｕｊの例を図９〜１４に示す。この回路を用いれ
ば、図９〜１４のグレイコート表に於ける２５６通りの
θujの発生がハードウェアにより高速にできる。
【００５６】以上のように、この実施例によれば、従来
のように、全てのθｕｊを記憶したテーブルを持つ必要
がなくなり、大幅な回路規模縮小が図れるという利点が
ある。
のように、全てのθｕｊを記憶したテーブルを持つ必要
がなくなり、大幅な回路規模縮小が図れるという利点が
ある。
【００５７】また、例えばＤＳＰのようなプロセッサに
おいては演算処理とグレイ符号の発生が並列処理として
行えるので、処理の高速化が可能となる。
おいては演算処理とグレイ符号の発生が並列処理として
行えるので、処理の高速化が可能となる。
【００５８】
【発明の効果】以上詳述したように、本発明によれば、
バイナリ符号からグレイ符号を発生すると共に、発生さ
れたグレイ符号中の変化するビット位置を示す情報を得
ることのできるグレイ符号発生装置を提供できる。
バイナリ符号からグレイ符号を発生すると共に、発生さ
れたグレイ符号中の変化するビット位置を示す情報を得
ることのできるグレイ符号発生装置を提供できる。
【００５９】また、信号処理プロセッサで上記のベクト
ル和励起線形符号化方式におけるコーデックを実現する
場合に、処理量の多いコードブックサーチ処理を小規模
のハードウエアで高速に行うことのできるグレイ符号発
生装置を提供することができる。
ル和励起線形符号化方式におけるコーデックを実現する
場合に、処理量の多いコードブックサーチ処理を小規模
のハードウエアで高速に行うことのできるグレイ符号発
生装置を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図３】本発明の第１の実施例の動作を示すタイミング
チャートである。
チャートである。
【図４】バイナリ符号とグレイ符号との対応を示す図で
ある。
ある。
【図５】本発明の第２の実施例の構成を示すブロック図
でる。
でる。
【図６】本発明の第２の実施例の詳細な構成を示す回路
図である。
図である。
【図７】本発明の第２の実施例の動作を示すタイミング
チャートである。
チャートである。
【図８】本発明の第２の実施例で発生されるθｕｊの例
（その１）である。
（その１）である。
【図９】本発明の第２の実施例で発生されるθｕｊの例
（その２）である。
（その２）である。
【図１０】本発明の第２の実施例で発生されるθｕｊの
例（その３）である。
例（その３）である。
【図１１】本発明の第２の実施例で発生されるθｕｊの
例（その４）である。
例（その４）である。
【図１２】本発明の第２の実施例で発生されるθｕｊの
例（その５）である。
例（その５）である。
【図１３】本発明の第２の実施例で発生されるθｕｊの
例（その６）である。
例（その６）である。
【図１４】従来のバイナリ符号−グレイ符号変換回路の
一例を示す図である。
一例を示す図である。
１０ バイナリカウンタ １１ 立ち上がり検出手段 １４ エンコード手段 １５ グレイ符号生成回路
Claims (3)
- 【請求項１】 バイナリカウンタ(10)の出力からグレイ
符号を生成するグレイ符号生成手段(15)を有するグレイ
符号発生装置において、 前記バイナリカウンタ(10)の出力信号に立ち上がりの変
化があったことを検出する立ち上がり検出手段(11)を具
備したことを特徴とするグレイ符号発生装置。 - 【請求項２】 請求項１において、前記立ち上がり検出
手段(11)で検出した信号をエンコードするエンコード手
段(14)を具備したことを特徴とするグレイ符号発生装
置。 - 【請求項３】 バイナリカウンタ(10)の出力からグレイ
符号を生成するグレイ符号生成手段(15)と、 前記バイナリカウンタ(10)の出力信号に立ち上がりの変
化があったことを検出する立ち上がり検出手段(11)とを
具備し、 前記グレイ符号生成手段(15)で生成されたグレイ符号と
前記検出手段(11)で検出された立ち上がりの変化のあっ
た信号のビット位置を示す情報とから所定の値θujを生
成することを特徴とするグレイ符号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313692A JPH05291961A (ja) | 1992-04-13 | 1992-04-13 | グレイ符号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313692A JPH05291961A (ja) | 1992-04-13 | 1992-04-13 | グレイ符号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291961A true JPH05291961A (ja) | 1993-11-05 |
Family
ID=14074116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313692A Withdrawn JPH05291961A (ja) | 1992-04-13 | 1992-04-13 | グレイ符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923718A (en) * | 1996-08-19 | 1999-07-13 | Nec Corporation | Binary counter reading circuit |
-
1992
- 1992-04-13 JP JP9313692A patent/JPH05291961A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923718A (en) * | 1996-08-19 | 1999-07-13 | Nec Corporation | Binary counter reading circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2819006B2 (ja) | サーモメータ・バイナリ・エンコード方法 | |
| JPS6159914A (ja) | デイジタル圧縮装置 | |
| JPS62185413A (ja) | 圧縮符号化方法及びデコ−ド装置 | |
| EP0414953B1 (en) | Position detection device | |
| US4520347A (en) | Code conversion circuit | |
| EP0059224B1 (en) | System for coding and decoding binary data | |
| EP0660226A2 (en) | Limiter circuit | |
| JPH05291961A (ja) | グレイ符号発生装置 | |
| JPH0233221A (ja) | コード変換装置と復号装置 | |
| US5923718A (en) | Binary counter reading circuit | |
| SE426200B (sv) | Omvandlare for omvandling av en delta-sigmamodulerad signal till en pulskodmodulerad signal | |
| JPS6057774B2 (ja) | 論理演算型ディジタル圧伸器 | |
| JPH10215185A (ja) | バイナリカウンタの非同期読み出し回路 | |
| JPH1078314A (ja) | 変位量検出装置 | |
| JP2536490B2 (ja) | ランレングス符号化装置 | |
| JPS6129176B2 (ja) | ||
| JPS61274425A (ja) | デイジタル圧縮回路 | |
| JP3083119B2 (ja) | 適応デルタ変調方式を利用した符号化／復号化回路 | |
| SU1626317A1 (ru) | Синтезатор частотно-модулированных сигналов | |
| KR940004431B1 (ko) | 4비트 2진 데이타의 중간값 결정회로 | |
| JPS6096003A (ja) | デジタルｆｍ変調回路 | |
| SU1656574A1 (ru) | Устройство дл сжати информации | |
| JPH11266158A (ja) | 信号伝送回路および信号伝送方法 | |
| JPS6229812B2 (ja) | ||
| SU1262530A1 (ru) | Аналого-цифровое устройство дл вычислени полиномиальной функции |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |