JPH05291828A - 逓倍回路 - Google Patents
逓倍回路Info
- Publication number
- JPH05291828A JPH05291828A JP9064992A JP9064992A JPH05291828A JP H05291828 A JPH05291828 A JP H05291828A JP 9064992 A JP9064992 A JP 9064992A JP 9064992 A JP9064992 A JP 9064992A JP H05291828 A JPH05291828 A JP H05291828A
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- Japan
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- circuit
- switches
- control signal
- signal
- input signal
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Abstract
(57)【要約】
【目的】アナログ回路とデジタル回路が同一チップ上に
混載されるＬＳＩに適した逓倍回路を提供する。 【構成】バイアス電源ＶBBに直列接続されたアナログ入
力信号源１の両端にスイッチＳＷ１〜ＳＷ４をブリッジ
接続する。アナログ入力信号（ａ）を９０度移相器２で
移相してインバータＩＮＶ１を通した第１制御信号
（ｃ）により、スイッチＳＷ２，ＳＷ３をオン、オフ制
御する。前記インバータＩＮＶ１の出力をインバータＩ
ＮＶ２により反転した第２制御信号（ｄ）により、スイ
ッチＳＷ１，ＳＷ４をオン、オフ制御する。前記信号
（ｃ），（ｄ）とアナログ入力信号（ａ）は９０°位相
がずれているので、スイッチＳＷ１，ＳＷ２の共通接続
点電位（ｆ）とスイッチＳＷ３，ＳＷ４の共通接続点電
位（ｅ）とを入力としてトランジスタＭ１，Ｍ２により
差動増幅すると、出力端子ＶＯＵＴからはアナログ入力
信号（ａ）を２分周した信号（ｇ）が得られる。
混載されるＬＳＩに適した逓倍回路を提供する。 【構成】バイアス電源ＶBBに直列接続されたアナログ入
力信号源１の両端にスイッチＳＷ１〜ＳＷ４をブリッジ
接続する。アナログ入力信号（ａ）を９０度移相器２で
移相してインバータＩＮＶ１を通した第１制御信号
（ｃ）により、スイッチＳＷ２，ＳＷ３をオン、オフ制
御する。前記インバータＩＮＶ１の出力をインバータＩ
ＮＶ２により反転した第２制御信号（ｄ）により、スイ
ッチＳＷ１，ＳＷ４をオン、オフ制御する。前記信号
（ｃ），（ｄ）とアナログ入力信号（ａ）は９０°位相
がずれているので、スイッチＳＷ１，ＳＷ２の共通接続
点電位（ｆ）とスイッチＳＷ３，ＳＷ４の共通接続点電
位（ｅ）とを入力としてトランジスタＭ１，Ｍ２により
差動増幅すると、出力端子ＶＯＵＴからはアナログ入力
信号（ａ）を２分周した信号（ｇ）が得られる。
Description
【０００１】
【産業上の利用分野】本発明は電子機器に用いられる電
子回路に係り、信号を逓倍する逓倍回路に関する。
子回路に係り、信号を逓倍する逓倍回路に関する。
【０００２】
【従来の技術】電子回路では、信号を逓倍して用いる場
合がある。このような逓倍回路はデジタルの分野でデジ
タル的に処理しているのが現状である。ところが近年、
アナログ回路とデジタル回路を同一チップ上に混載した
ＬＳＩが多く用いられるようになってきており、アナロ
グ回路で処理した信号を同じＬＳＩ上で逓倍して用いた
い場合が生じるようになった。
合がある。このような逓倍回路はデジタルの分野でデジ
タル的に処理しているのが現状である。ところが近年、
アナログ回路とデジタル回路を同一チップ上に混載した
ＬＳＩが多く用いられるようになってきており、アナロ
グ回路で処理した信号を同じＬＳＩ上で逓倍して用いた
い場合が生じるようになった。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の逓倍回路ではデジタル的に処理しているため、回路を
ＬＳＩ化したものにおいて、アナログで処理した信号を
逓倍処理する場合１つのチップ上で実現出来ないという
欠点があった。
の逓倍回路ではデジタル的に処理しているため、回路を
ＬＳＩ化したものにおいて、アナログで処理した信号を
逓倍処理する場合１つのチップ上で実現出来ないという
欠点があった。
【０００４】本発明は上記の点に鑑みてなされたもので
その目的は、アナログ回路とデジタル回路が同一チップ
上で形成されるアナログ、デジタル混載ＬＳＩに適した
逓倍回路を提供することにある。
その目的は、アナログ回路とデジタル回路が同一チップ
上で形成されるアナログ、デジタル混載ＬＳＩに適した
逓倍回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、バイアス回路
に直列接続されたアナログ入力信号源と、前記アナログ
入力信号源の両端間に複数のスイッチをブリッジ接続し
て成るブリッジ回路と、前記アナログ入力信号源の入力
信号を所定電気角度移相した信号の正期間中にハイレベ
ル、負期間中にローレベルとなる第１制御信号を生成す
るとともに、該第１制御信号を前記ブリッジ回路の一方
の相対向する辺のスイッチに各々供給する第１制御回路
と、前記第１制御信号を反転して第２制御信号を生成す
るとともに、該第２制御信号を前記ブリッジ回路の他方
の相対向する辺のスイッチに各々供給する第２制御回路
と、前記ブリッジ回路の一方のアームを構成するスイッ
チどうしを結ぶ共通接続点の電位と、前記ブリッジ回路
の他方のアームを構成するスイッチどうしを結ぶ共通接
続点の電位とを比較するコンパレータ回路とを備え、前
記コンパレータ回路の出力を逓倍出力とすることを特徴
としている。
に直列接続されたアナログ入力信号源と、前記アナログ
入力信号源の両端間に複数のスイッチをブリッジ接続し
て成るブリッジ回路と、前記アナログ入力信号源の入力
信号を所定電気角度移相した信号の正期間中にハイレベ
ル、負期間中にローレベルとなる第１制御信号を生成す
るとともに、該第１制御信号を前記ブリッジ回路の一方
の相対向する辺のスイッチに各々供給する第１制御回路
と、前記第１制御信号を反転して第２制御信号を生成す
るとともに、該第２制御信号を前記ブリッジ回路の他方
の相対向する辺のスイッチに各々供給する第２制御回路
と、前記ブリッジ回路の一方のアームを構成するスイッ
チどうしを結ぶ共通接続点の電位と、前記ブリッジ回路
の他方のアームを構成するスイッチどうしを結ぶ共通接
続点の電位とを比較するコンパレータ回路とを備え、前
記コンパレータ回路の出力を逓倍出力とすることを特徴
としている。
【０００６】
【作用】第１制御回路は、例えば入力信号を９０°移相
した信号に基づいて第１制御信号を生成するものとす
る。ブリッジ回路の一方の相対向する辺のスイッチは第
１制御信号のハイレベル期間中にオン制御される。また
ブリッジ回路の他方の相対向する辺のスイッチは第２制
御信号のハイレベル期間中、すなわち第１制御信号のロ
ーレベル期間中にオン制御される。前記第１、第２制御
信号とアナログ入力信号は９０°位相がずれているの
で、前記各スイッチのオン期間中の前記共通接続点電位
は各々正から負又は負から正へなだらかに変化する。こ
のため前記共通接続点電位をコンパレータ回路が比較す
ると、その出力には入力信号を２分周した信号が得られ
る。
した信号に基づいて第１制御信号を生成するものとす
る。ブリッジ回路の一方の相対向する辺のスイッチは第
１制御信号のハイレベル期間中にオン制御される。また
ブリッジ回路の他方の相対向する辺のスイッチは第２制
御信号のハイレベル期間中、すなわち第１制御信号のロ
ーレベル期間中にオン制御される。前記第１、第２制御
信号とアナログ入力信号は９０°位相がずれているの
で、前記各スイッチのオン期間中の前記共通接続点電位
は各々正から負又は負から正へなだらかに変化する。こ
のため前記共通接続点電位をコンパレータ回路が比較す
ると、その出力には入力信号を２分周した信号が得られ
る。
【０００７】本発明の回路を用いれば、アナログ、デジ
タル混載ＬＳＩにおいて、入力信号がアナログの逓倍回
路が簡単な構成で提供でき、またプロセスにＢｉ−ＣＭ
ＯＳを用いれば、高周波動作にも適した逓倍回路が実現
できる。さらに、バイポーラ回路に適したフィルタ回路
を逓倍出力の後に接続できるため、逓倍された信号をア
ナログ信号に戻すこともできる。
タル混載ＬＳＩにおいて、入力信号がアナログの逓倍回
路が簡単な構成で提供でき、またプロセスにＢｉ−ＣＭ
ＯＳを用いれば、高周波動作にも適した逓倍回路が実現
できる。さらに、バイポーラ回路に適したフィルタ回路
を逓倍出力の後に接続できるため、逓倍された信号をア
ナログ信号に戻すこともできる。
【０００８】
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図１においてアナログ入力信号源１の一端
は、９０度移相器２とスイッチＳＷ１およびＳＷ３の入
力端に接続され、スイッチＳＷ２およびＳＷ４の入力端
はバイアス電源ＶBBにバイアスされている。スイッチＳ
Ｗ１とスイッチＳＷ２の出力端は共通に接続されるとと
もに、差動回路を構成する一方のトランジスタＭ２のゲ
ートに接続されている。またスイッチＳＷ３とスイッチ
ＳＷ４の出力端は共通に接続されるとともに、差動回路
を構成する他方のトランジスタＭ１のゲートに接続され
ている。前記９０度移相器２の出力は、コンパレータと
して用いたインバータＩＮＶ１に入力され、インバータ
ＩＮＶ１の出力信号はスイッチＳＷ２およびスイッチＳ
Ｗ３のＯＮ／ＯＦＦ制御に用いられるとともに、第２の
インバータＩＮＶ２に入力される。インバータＩＮＶ２
の出力は、スイッチＳＷ１およびスイッチＳＷ４のＯＮ
／ＯＦＦ制御に用いられる。トランジスタＭ１とＭ２の
ソースは共通接続され、他端が接地された電流源Ｉ1 の
一端にも接続されている。トランジスタＭ１のドレイン
は、トランジスタＭ３のドレイン、ゲートおよびトラン
ジスタＭ４のゲートに接続されている。トランジスタＭ
２のドレインは、トランジスタＭ５のドレイン、ゲート
およびトランジスタＭ６のゲートに接続されている。ト
ランジスタＭ６のドレインは、トランジスタＭ７のドレ
イン、ゲートおよびトランジスタＭ８のゲートに接続さ
れている。トランジスタＭ４のドレインはトランジスタ
Ｍ８のドレインと接続されるとともに出力端子ＶＯＵＴ
にも接続されている。トランジスタＭ３，Ｍ４，Ｍ５，
Ｍ６のソースは電源Ｖccに接続されている。前記バイア
ス電源ＶBBの負極およびトランジスタＭ７，Ｍ８のソー
スは接地されている。
を説明する。図１においてアナログ入力信号源１の一端
は、９０度移相器２とスイッチＳＷ１およびＳＷ３の入
力端に接続され、スイッチＳＷ２およびＳＷ４の入力端
はバイアス電源ＶBBにバイアスされている。スイッチＳ
Ｗ１とスイッチＳＷ２の出力端は共通に接続されるとと
もに、差動回路を構成する一方のトランジスタＭ２のゲ
ートに接続されている。またスイッチＳＷ３とスイッチ
ＳＷ４の出力端は共通に接続されるとともに、差動回路
を構成する他方のトランジスタＭ１のゲートに接続され
ている。前記９０度移相器２の出力は、コンパレータと
して用いたインバータＩＮＶ１に入力され、インバータ
ＩＮＶ１の出力信号はスイッチＳＷ２およびスイッチＳ
Ｗ３のＯＮ／ＯＦＦ制御に用いられるとともに、第２の
インバータＩＮＶ２に入力される。インバータＩＮＶ２
の出力は、スイッチＳＷ１およびスイッチＳＷ４のＯＮ
／ＯＦＦ制御に用いられる。トランジスタＭ１とＭ２の
ソースは共通接続され、他端が接地された電流源Ｉ1 の
一端にも接続されている。トランジスタＭ１のドレイン
は、トランジスタＭ３のドレイン、ゲートおよびトラン
ジスタＭ４のゲートに接続されている。トランジスタＭ
２のドレインは、トランジスタＭ５のドレイン、ゲート
およびトランジスタＭ６のゲートに接続されている。ト
ランジスタＭ６のドレインは、トランジスタＭ７のドレ
イン、ゲートおよびトランジスタＭ８のゲートに接続さ
れている。トランジスタＭ４のドレインはトランジスタ
Ｍ８のドレインと接続されるとともに出力端子ＶＯＵＴ
にも接続されている。トランジスタＭ３，Ｍ４，Ｍ５，
Ｍ６のソースは電源Ｖccに接続されている。前記バイア
ス電源ＶBBの負極およびトランジスタＭ７，Ｍ８のソー
スは接地されている。
【０００９】前記９０度移相器２は例えば図２のよう
に、入力端子ＩN とコンパレータ３の反転入力端との間
に抵抗Ｒ１を接続するとともに、非反転入力端と接地間
に基準電源ＶBBを接続し、且つ非反転入力端と出力端子
ＯＵＴ間にコンデンサＣ１を接続して構成される。
に、入力端子ＩN とコンパレータ３の反転入力端との間
に抵抗Ｒ１を接続するとともに、非反転入力端と接地間
に基準電源ＶBBを接続し、且つ非反転入力端と出力端子
ＯＵＴ間にコンデンサＣ１を接続して構成される。
【００１０】また９０度移相器２は、例えば図３のよう
に構成しても良い。図３においてトランジスタＱ１のベ
ースは入力端子ＩN に接続され、コレクタはトランジス
タＱ３のコレクタ、エミッタを介して制御電源Ｖccに接
続されている。トランジスタＱ１のエミッタは抵抗Ｒ２
の一端に接続されている。トランジスタＱ３のコレクタ
はベースに接続されるとともにトランジスタＱ４のベー
スに接続されている。トランジスタＱ４のエミッタは制
御電源Ｖccに接続され、コレクタはトランジスタＱ２の
コレクタ、エミッタを介して抵抗Ｒ３の一端に接続され
ている。前記抵抗Ｒ２，Ｒ３の各他端はともに電流源Ｉ
2 の一端に接続され、電流源Ｉ2 の他端は接地されてい
る。トランジスタＱ２のベースは図示極性の基準電源Ｖ
BBを介して接地されている。前記トランジスタＱ４のコ
レクタはトランジスタＱ５のベースに接続されるととも
に、コンデンサＣ１を介して制御電源Ｖccに接続されて
いる。トランジスタＱ５のコレクタは制御電源Ｖccに接
続され、エミッタは出力端子ＯＵＴに接続されるととも
に、電流源Ｉ3 を介して接地されている。
に構成しても良い。図３においてトランジスタＱ１のベ
ースは入力端子ＩN に接続され、コレクタはトランジス
タＱ３のコレクタ、エミッタを介して制御電源Ｖccに接
続されている。トランジスタＱ１のエミッタは抵抗Ｒ２
の一端に接続されている。トランジスタＱ３のコレクタ
はベースに接続されるとともにトランジスタＱ４のベー
スに接続されている。トランジスタＱ４のエミッタは制
御電源Ｖccに接続され、コレクタはトランジスタＱ２の
コレクタ、エミッタを介して抵抗Ｒ３の一端に接続され
ている。前記抵抗Ｒ２，Ｒ３の各他端はともに電流源Ｉ
2 の一端に接続され、電流源Ｉ2 の他端は接地されてい
る。トランジスタＱ２のベースは図示極性の基準電源Ｖ
BBを介して接地されている。前記トランジスタＱ４のコ
レクタはトランジスタＱ５のベースに接続されるととも
に、コンデンサＣ１を介して制御電源Ｖccに接続されて
いる。トランジスタＱ５のコレクタは制御電源Ｖccに接
続され、エミッタは出力端子ＯＵＴに接続されるととも
に、電流源Ｉ3 を介して接地されている。
【００１１】また前記各スイッチＳＷ１〜ＳＷ４は図４
に示すようにＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを用いた回路を用いると簡単に実現できる。
に示すようにＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを用いた回路を用いると簡単に実現できる。
【００１２】図１のように構成された回路に、図５(a)
のような信号が入力されると、９０度移相器２の出力信
号は、同図（ｂ）のようになる。よって、インバータＩ
ＮＶ１の出力は図５（ｃ）、インバータＩＮＶ２の出力
は図５（ｄ）のようになる。図５の（ｃ）および（ｄ）
に示した信号は、制御信号として用いられ、（ｃ）に示
した信号がｈｉｇｈの期間は、スイッチＳＷ２およびス
イッチＳＷ３がＯＮし、（ｄ）に示した信号がｈｉｇｈ
の期間は、スイッチＳＷ１およびスイッチＳＷ４がＯＮ
する。その結果トランジスタＭ１およびＭ２のゲートに
は、図５（ｅ）および（ｆ）に示した信号が伝送され
る。トランジスタＭ１とＭ２は差動回路を構成している
ので、出力端ＶＯＵＴには図５（ｇ）に示すように、Ｍ
１のゲート電位がＭ２のゲート電位より高いときにｈｉ
ｇｈレベル、逆の場合にはｌｏｗレベルの電圧が各々出
力される。図５（ａ）と（ｇ）を比較すれば分かるよう
に、出力端ＶＯＵＴには入力信号を２分周した出力が得
られる。
のような信号が入力されると、９０度移相器２の出力信
号は、同図（ｂ）のようになる。よって、インバータＩ
ＮＶ１の出力は図５（ｃ）、インバータＩＮＶ２の出力
は図５（ｄ）のようになる。図５の（ｃ）および（ｄ）
に示した信号は、制御信号として用いられ、（ｃ）に示
した信号がｈｉｇｈの期間は、スイッチＳＷ２およびス
イッチＳＷ３がＯＮし、（ｄ）に示した信号がｈｉｇｈ
の期間は、スイッチＳＷ１およびスイッチＳＷ４がＯＮ
する。その結果トランジスタＭ１およびＭ２のゲートに
は、図５（ｅ）および（ｆ）に示した信号が伝送され
る。トランジスタＭ１とＭ２は差動回路を構成している
ので、出力端ＶＯＵＴには図５（ｇ）に示すように、Ｍ
１のゲート電位がＭ２のゲート電位より高いときにｈｉ
ｇｈレベル、逆の場合にはｌｏｗレベルの電圧が各々出
力される。図５（ａ）と（ｇ）を比較すれば分かるよう
に、出力端ＶＯＵＴには入力信号を２分周した出力が得
られる。
【００１３】
【発明の効果】以上のように本発明の回路を用いれば、
アナログ、デジタル混載ＬＳＩにおいて、入力信号がア
ナログの逓倍回路が簡単な構成で提供でき、またプロセ
スにＢｉ−ＣＭＯＳを用いれば、高周波動作にも適した
逓倍回路が実現できる。さらに、バイポーラ回路に適し
たフィルタ回路を逓倍出力の後に接続できるため、逓倍
された信号をアナログ信号に戻すこともできる等の優れ
た効果が得られる。
アナログ、デジタル混載ＬＳＩにおいて、入力信号がア
ナログの逓倍回路が簡単な構成で提供でき、またプロセ
スにＢｉ−ＣＭＯＳを用いれば、高周波動作にも適した
逓倍回路が実現できる。さらに、バイポーラ回路に適し
たフィルタ回路を逓倍出力の後に接続できるため、逓倍
された信号をアナログ信号に戻すこともできる等の優れ
た効果が得られる。
【図１】本発明の一実施例を示す回路図。
【図２】実施例の９０度移相器の一例を示す回路図。
【図３】実施例の９０度移相器の他の例を示す回路図。
【図４】実施例のスイッチの具体例を示す接続構成図。
【図５】実施例の動作を説明するための信号波形図。
１ アナログ入力信号源 ２ ９０度移相器 ３ コンパレータ Ｑ１〜Ｑ５，Ｍ１〜
Ｍ１０ トランジスタ Ｒ１〜Ｒ３ 抵抗 Ｃ１ コンデンサ ＩＮＶ１，ＩＮＶ２ インバータ ＳＷ１〜ＳＷ４ ス
イッチ Ｖcc 電源 Ｉ1 〜Ｉ3 電流源 ＶＩＮ 入力端子 ＶＯＵＴ 出力端子
Ｍ１０ トランジスタ Ｒ１〜Ｒ３ 抵抗 Ｃ１ コンデンサ ＩＮＶ１，ＩＮＶ２ インバータ ＳＷ１〜ＳＷ４ ス
イッチ Ｖcc 電源 Ｉ1 〜Ｉ3 電流源 ＶＩＮ 入力端子 ＶＯＵＴ 出力端子
Claims (1)
- 【請求項１】 バイアス回路に直列接続されたアナログ
入力信号源と、 前記アナログ入力信号源の両端間に複数のスイッチをブ
リッジ接続して成るブリッジ回路と、 前記アナログ入力信号源の入力信号を所定電気角度移相
した信号の正期間中にハイレベル、負期間中にローレベ
ルとなる第１制御信号を生成するとともに、該第１制御
信号を前記ブリッジ回路の一方の相対向する辺のスイッ
チに各々供給する第１制御回路と、 前記第１制御信号を反転して第２制御信号を生成すると
ともに、該第２制御信号を前記ブリッジ回路の他方の相
対向する辺のスイッチに各々供給する第２制御回路と、 前記ブリッジ回路の一方のアームを構成するスイッチど
うしを結ぶ共通接続点の電位と、前記ブリッジ回路の他
方のアームを構成するスイッチどうしを結ぶ共通接続点
の電位とを比較するコンパレータ回路とを備え、 前記コンパレータ回路の出力を逓倍出力とすることを特
徴とする逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064992A JPH05291828A (ja) | 1992-04-10 | 1992-04-10 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064992A JPH05291828A (ja) | 1992-04-10 | 1992-04-10 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291828A true JPH05291828A (ja) | 1993-11-05 |
Family
ID=14004366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9064992A Withdrawn JPH05291828A (ja) | 1992-04-10 | 1992-04-10 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410578B1 (en) | 1998-06-18 | 2002-06-25 | Novartis Animal Health Us, Inc. | Benzazole compounds and their use |
-
1992
- 1992-04-10 JP JP9064992A patent/JPH05291828A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410578B1 (en) | 1998-06-18 | 2002-06-25 | Novartis Animal Health Us, Inc. | Benzazole compounds and their use |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |