JPH0650532B2 - アナログ加算回路 - Google Patents
アナログ加算回路Info
- Publication number
- JPH0650532B2 JPH0650532B2 JP21116588A JP21116588A JPH0650532B2 JP H0650532 B2 JPH0650532 B2 JP H0650532B2 JP 21116588 A JP21116588 A JP 21116588A JP 21116588 A JP21116588 A JP 21116588A JP H0650532 B2 JPH0650532 B2 JP H0650532B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- differential
- input terminal
- input
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積化に適したアナログ加算回路に関する。
［従来の技術］ 従来よりアナログ加算回路として第３図に示す回路が知
られている。この回路は演算増幅器１１の反転入力端子
に第１，第２の入力抵抗１２，１３を夫々介して第１，
第２の入力端子１４，１５を接続すると共に、非反転入
力端子を接地し、更に反転入力端子と出力端子１６との
間に帰還抵抗１７を接続してなる反転増幅器である。こ
こで、第１，第２の入力抵抗１２，１３及び帰還抵抗１
７の抵抗値を夫々Ｒ1，Ｒ2，Ｒ3とし、演算増幅器１の
電圧利得を十分大きいと仮定すると、入力端子１４及び
１５に供給される入力信号Ｖi1及びＶi2と出力端子１６
から取り出される出力信号Ｖ0との関係は下式のように
なる。
られている。この回路は演算増幅器１１の反転入力端子
に第１，第２の入力抵抗１２，１３を夫々介して第１，
第２の入力端子１４，１５を接続すると共に、非反転入
力端子を接地し、更に反転入力端子と出力端子１６との
間に帰還抵抗１７を接続してなる反転増幅器である。こ
こで、第１，第２の入力抵抗１２，１３及び帰還抵抗１
７の抵抗値を夫々Ｒ1，Ｒ2，Ｒ3とし、演算増幅器１の
電圧利得を十分大きいと仮定すると、入力端子１４及び
１５に供給される入力信号Ｖi1及びＶi2と出力端子１６
から取り出される出力信号Ｖ0との関係は下式のように
なる。
即ち、この回路は入力信号Ｖi1，Ｖi2を線形加算するア
ナログ加算回路として動作する。
ナログ加算回路として動作する。
［発明が解決しようとする課題］ しかしながら、上述した従来のアナログ加算回路では、
入力抵抗及び帰還抵抗等の抵抗素子を必要とする。この
抵抗素子の抵抗値は演算増幅器の抵抗駆動能力の限界か
ら通常数ＫΩ〜数１０ＫΩとする必要がある。このた
め、上記の回路を集積化する場合、抵抗素子が大型化す
ることによってチップ面積が増大するという欠点があ
る。
入力抵抗及び帰還抵抗等の抵抗素子を必要とする。この
抵抗素子の抵抗値は演算増幅器の抵抗駆動能力の限界か
ら通常数ＫΩ〜数１０ＫΩとする必要がある。このた
め、上記の回路を集積化する場合、抵抗素子が大型化す
ることによってチップ面積が増大するという欠点があ
る。
本発明はかかる問題点に鑑みてなされたものであって、
チップ面積が小さいアナログ加算回路を提供することを
目的とする。
チップ面積が小さいアナログ加算回路を提供することを
目的とする。
［課題を解決するための手段］ 本発明に係るアナログ加算回路は、反転入力端子が接地
され非反転入力端子に第１の入力信号を入力する第１の
差動増幅回路と、反転入力端子に第２の入力信号を入力
して非反転入力端子が接地された第２の差動増幅回路
と、前記第１及び第２の差動増幅回路の出力信号を差動
入力端子に入力して差動−シングル変換しその変換出力
を加算結果として出力する差動−シングル変換回路とを
具備したことを特徴とする。
され非反転入力端子に第１の入力信号を入力する第１の
差動増幅回路と、反転入力端子に第２の入力信号を入力
して非反転入力端子が接地された第２の差動増幅回路
と、前記第１及び第２の差動増幅回路の出力信号を差動
入力端子に入力して差動−シングル変換しその変換出力
を加算結果として出力する差動−シングル変換回路とを
具備したことを特徴とする。
［作用］ 本発明によれば、第１の差動増幅回路の出力信号及び第
２の差動増幅回路の出力信号として、夫々の利得を乗じ
た互いに反対極性の出力信号が夫々得られ、差動−シン
グル変換回路は、これら出力信号を夫々利得「１」，
「−１」で加算するので、結局、差動−シングル変換回
路の出力には、２つの入力信号の線形加算結果が出力さ
れる。そして、この発明によれば、抵抗素子を使用しな
いので、小さなチップ面積内に構成できる。
２の差動増幅回路の出力信号として、夫々の利得を乗じ
た互いに反対極性の出力信号が夫々得られ、差動−シン
グル変換回路は、これら出力信号を夫々利得「１」，
「−１」で加算するので、結局、差動−シングル変換回
路の出力には、２つの入力信号の線形加算結果が出力さ
れる。そして、この発明によれば、抵抗素子を使用しな
いので、小さなチップ面積内に構成できる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るアナログ加算回路を示す
ブロック図である。
ブロック図である。
本回路は電圧利得Ａ1を有する差動増幅回路１と電圧利
得Ａ2を有する差動増幅回路２と両差動増幅回路の出力
信号を差動入力信号とする差動−シングル変換回路３と
から構成される。
得Ａ2を有する差動増幅回路２と両差動増幅回路の出力
信号を差動入力信号とする差動−シングル変換回路３と
から構成される。
差動増幅回路１の非反転入力端子４に供給される入力信
号Ｖi1は差動増幅回路の出力端子には「Ａ1Ｖi1」とな
って表われる。同様に差動増幅回路２の反転入力端子５
に供給される入力信号Ｖi2は出力端子には「−Ａ
2Ｖi2」として表われる。差動−シングル変換回路は入
力信号を「Ａ1Ｖi1」は利得「１」で、「−Ａ2Ｖi2」は
利得「−１」で加算するので、出力端子６には Ｖ0＝Ａ1Ｖi1＋Ａ2Ｖi2 …（２） なる信号が表われ、線形加算回路として動作する。
号Ｖi1は差動増幅回路の出力端子には「Ａ1Ｖi1」とな
って表われる。同様に差動増幅回路２の反転入力端子５
に供給される入力信号Ｖi2は出力端子には「−Ａ
2Ｖi2」として表われる。差動−シングル変換回路は入
力信号を「Ａ1Ｖi1」は利得「１」で、「−Ａ2Ｖi2」は
利得「−１」で加算するので、出力端子６には Ｖ0＝Ａ1Ｖi1＋Ａ2Ｖi2 …（２） なる信号が表われ、線形加算回路として動作する。
第２図は本回路の具体的な実現例である。破線で囲った
ブロック１，２，３が夫々第１図の回路の差動増幅回路
１，２及び差動−シングル変換回路３に対応している。
ブロック１，２，３が夫々第１図の回路の差動増幅回路
１，２及び差動−シングル変換回路３に対応している。
即ち、差動増幅回路１は、ソースが共通接続された差動
対を構成するＮチャネルＭＯＳトランジスタＭ3，Ｍ
4と、これらＭＯＳトランジスタＭ3，Ｍ4の負荷として
接続されたＰチャネルＭＯＳトランジスタＭ1，Ｍ2と、
差動対に定電流を供給する定電流源Ｉ1とで構成され、
非反転入力端子であるＭＯＳトランジスタＭ3のベース
に入力信号Ｖi1が与えられ、反転入力端子であるＭＯＳ
トランジスタＭ4のベースが接地されたものとなってい
る。
対を構成するＮチャネルＭＯＳトランジスタＭ3，Ｍ
4と、これらＭＯＳトランジスタＭ3，Ｍ4の負荷として
接続されたＰチャネルＭＯＳトランジスタＭ1，Ｍ2と、
差動対に定電流を供給する定電流源Ｉ1とで構成され、
非反転入力端子であるＭＯＳトランジスタＭ3のベース
に入力信号Ｖi1が与えられ、反転入力端子であるＭＯＳ
トランジスタＭ4のベースが接地されたものとなってい
る。
差動増幅回路２もこれと略々同様に差動対を構成するＮ
チャネルＭＯＳトランジスタＭ7，Ｍ8と、負荷用のＰチ
ャネルＭＯＳトランジスタＭ5，Ｍ6と、定電流源Ｉ2と
で構成され、非反転入力端子であるＭＯＳトランジスタ
Ｍ7のベースが接地され、反転入力端子であるＭＯＳト
ランジスタＭ8のベースに入力信号Ｖi2が入力されたも
のとなっている。また、差動−シングル変換回路３は、
一対の入力用ＮチャネルＭＯＳトランジスタＭ9，Ｍ10
と、カレントミラー対を構成するＮチャネルＭＯＳトラ
ンジスタＭ11，Ｍ12とにより構成されている。
チャネルＭＯＳトランジスタＭ7，Ｍ8と、負荷用のＰチ
ャネルＭＯＳトランジスタＭ5，Ｍ6と、定電流源Ｉ2と
で構成され、非反転入力端子であるＭＯＳトランジスタ
Ｍ7のベースが接地され、反転入力端子であるＭＯＳト
ランジスタＭ8のベースに入力信号Ｖi2が入力されたも
のとなっている。また、差動−シングル変換回路３は、
一対の入力用ＮチャネルＭＯＳトランジスタＭ9，Ｍ10
と、カレントミラー対を構成するＮチャネルＭＯＳトラ
ンジスタＭ11，Ｍ12とにより構成されている。
このように構成された回路において、ＭＯＳトランジス
タＭ1乃至Ｍ12の小信号パラメータである相互コンダク
タンスをｇm1乃至ｇm12とし、 ｇm1＝ｇm2，ｇm3＝ｇm4 ｇm5＝ｇm6，ｇm7＝ｇm8 …（３） ｇm9＝ｇm10，ｇm11＝ｇm12 と設定すると、第１図の回路における電圧利得Ａ1及び
Ａ2は夫々 Ａ1＝ｇm4／ｇm2，Ａ2＝ｇm8／ｇm6 …（４） となる。よって、差動−シングル変換回路の出力信号Ｖ
0は ここでｇm12≫ｇm10と設定することは容易であるので、
この場合上式は近似的に となり、差動増幅回路１，２を同一回路とすれば、
Ｖi1，Ｖi2と同一利得で加算することも可能である。
タＭ1乃至Ｍ12の小信号パラメータである相互コンダク
タンスをｇm1乃至ｇm12とし、 ｇm1＝ｇm2，ｇm3＝ｇm4 ｇm5＝ｇm6，ｇm7＝ｇm8 …（３） ｇm9＝ｇm10，ｇm11＝ｇm12 と設定すると、第１図の回路における電圧利得Ａ1及び
Ａ2は夫々 Ａ1＝ｇm4／ｇm2，Ａ2＝ｇm8／ｇm6 …（４） となる。よって、差動−シングル変換回路の出力信号Ｖ
0は ここでｇm12≫ｇm10と設定することは容易であるので、
この場合上式は近似的に となり、差動増幅回路１，２を同一回路とすれば、
Ｖi1，Ｖi2と同一利得で加算することも可能である。
このように、本実施例のアナログ加算回路は抵抗素子が
不要であるため、チップ面積を大幅に小さくすることが
できる。しかも、この実施例ではＭＯＳトランジスタに
よってアナログ加算回路を構成しているので、消費電力
を小さくすることが可能であるという効果も奏する。
不要であるため、チップ面積を大幅に小さくすることが
できる。しかも、この実施例ではＭＯＳトランジスタに
よってアナログ加算回路を構成しているので、消費電力
を小さくすることが可能であるという効果も奏する。
なお、上記実施例では、ＭＯＳトランジスタによって、
アナログ加算回路を構成したが、バイポーラトランジス
タによって構成してもチップ面積を小さくできるという
本発明の効果は十分に奏される。
アナログ加算回路を構成したが、バイポーラトランジス
タによって構成してもチップ面積を小さくできるという
本発明の効果は十分に奏される。
［発明の効果］ 以上説明したように本発明によれば、抵抗素子を使用し
ないため、集積化した場合のチップサイズを従来に比し
て大幅に小さくすることができるという効果が得られ
る。
ないため、集積化した場合のチップサイズを従来に比し
て大幅に小さくすることができるという効果が得られ
る。
第１図は本発明の実施例に係るアナログ加算回路のブロ
ック図、第２図は同回路の具体的構成例を示す回路図、
第３図は従来のアナログ加算回路の構成例を示すブロッ
ク図である。 １，２…差動増幅回路、３…差動−シングル変換回路、
４，５，１４，１５…入力端子、６，１６…出力端子、
８，９，１０…抵抗素子、１１…演算増幅器、１２，１
３…入力抵抗、１７…帰還抵抗
ック図、第２図は同回路の具体的構成例を示す回路図、
第３図は従来のアナログ加算回路の構成例を示すブロッ
ク図である。 １，２…差動増幅回路、３…差動−シングル変換回路、
４，５，１４，１５…入力端子、６，１６…出力端子、
８，９，１０…抵抗素子、１１…演算増幅器、１２，１
３…入力抵抗、１７…帰還抵抗
Claims (1)
- 【請求項１】反転入力端子が接地され非反転入力端子に
第１の入力信号を入力する第１の差動増幅回路と、反転
入力端子に第２の入力信号を入力し非反転入力端子が接
地された第２の差動増幅回路と、前記第１及び第２の差
動増幅回路の出力信号を差動入力端子に入力して差動−
シングル変換しその変換出力を加算結果として出力する
差動−シングル変換回路とを具備したことを特徴とする
アナログ加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21116588A JPH0650532B2 (ja) | 1988-08-25 | 1988-08-25 | アナログ加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21116588A JPH0650532B2 (ja) | 1988-08-25 | 1988-08-25 | アナログ加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0259877A JPH0259877A (ja) | 1990-02-28 |
| JPH0650532B2 true JPH0650532B2 (ja) | 1994-06-29 |
Family
ID=16601480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21116588A Expired - Lifetime JPH0650532B2 (ja) | 1988-08-25 | 1988-08-25 | アナログ加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650532B2 (ja) |
-
1988
- 1988-08-25 JP JP21116588A patent/JPH0650532B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259877A (ja) | 1990-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02117208A (ja) | 相補性ｍｏｓ技術による回路装置 | |
| JPH07147523A (ja) | 可変利得増幅器 | |
| GB2122831A (en) | Voltage to current converting amplifiers | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| US5028882A (en) | Multiple output operational amplifier | |
| JPH0650532B2 (ja) | アナログ加算回路 | |
| JPS631768B2 (ja) | ||
| JPH051646B2 (ja) | ||
| JPH0241927Y2 (ja) | ||
| JPH0527282B2 (ja) | ||
| JP2969665B2 (ja) | バイアス電圧設定回路 | |
| JP3043044B2 (ja) | Ｄ／ａ変換回路 | |
| JPH0645844A (ja) | 差動増幅器 | |
| JPH0478044B2 (ja) | ||
| JPS61289711A (ja) | 信号合成切換回路 | |
| JPH0535613Y2 (ja) | ||
| JP2926591B2 (ja) | 差動トランジスタ回路 | |
| JPS6259485B2 (ja) | ||
| JPH09139642A (ja) | 増幅器 | |
| JP2003046341A (ja) | Ｉｆアンプ回路およびｒｓｓｉ回路系 | |
| JPH066612Y2 (ja) | 可変利得回路 | |
| JPS6322150B2 (ja) | ||
| JPS59181802A (ja) | 電流入力型増幅装置 | |
| JPH0476246B2 (ja) | ||
| JPH0344352B2 (ja) |