JPH05287518A - 薄膜形成法及び装置 - Google Patents
薄膜形成法及び装置Info
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- JPH05287518A JPH05287518A JP8890792A JP8890792A JPH05287518A JP H05287518 A JPH05287518 A JP H05287518A JP 8890792 A JP8890792 A JP 8890792A JP 8890792 A JP8890792 A JP 8890792A JP H05287518 A JPH05287518 A JP H05287518A
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- Japan
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- thin film
- film forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 凹凸のある高密度集積回路のＡｌ配線部のカ
バレッジが１００％得られ、しかも、配線寿命はＤＣス
パッタで形成した膜と同等の膜が得られる薄膜形成法及
び装置を提供すること。 【構成】 真空容器をア−スとし、タ−ゲットに負の電
圧を、基板に正の高ピ−クのパルス電圧（電子）を印加
し、Ａｌ膜を瞬時に流動させカバレッジを向上させるこ
と。
バレッジが１００％得られ、しかも、配線寿命はＤＣス
パッタで形成した膜と同等の膜が得られる薄膜形成法及
び装置を提供すること。 【構成】 真空容器をア−スとし、タ−ゲットに負の電
圧を、基板に正の高ピ−クのパルス電圧（電子）を印加
し、Ａｌ膜を瞬時に流動させカバレッジを向上させるこ
と。
Description
【０００１】
【産業上の利用分野】本発明は、バイアススパッタリン
グよる薄膜形成法と薄膜形成装置に関する。本発明は、
高密度集積回路の配線膜形成に適用される。
グよる薄膜形成法と薄膜形成装置に関する。本発明は、
高密度集積回路の配線膜形成に適用される。
【０００２】
【従来の技術】ＶＬＳＩ（高密度集積回路）の集積度が
進むと、シリコン基板とアルミニウム（Ａｌ）配線間の
コンタクトホ−ルやアルミニウム配線間のスルホ−ル径
が小さくなり、アスペクト比が大きくなってくる。一般
に用いられているＤＣマグネトロンスパッタ法では、ア
スペクト比が１に近づいてくると配線材料のスパッタ付
着のシャド−イング効果により、ステップカバレッジが
悪くなり、配線抵抗の増大やエレクトロンマイグレ−シ
ョン（ＥＭＤ）などによる断線が発生しやすくなる。こ
れを改善するため、基板を４５０〜５００℃程度に加熱
しタ−ゲットと基板に負の電圧を印加しながら膜形成す
るバイアススパツタ法が開発された。この方法は基板加
熱とＡｌスパッタ粒子の凝縮熱およびアルゴン（Ａｒ）
イオン衝撃によりＡｌ膜を流動させＡｌ膜を平坦化させ
る方法である。
進むと、シリコン基板とアルミニウム（Ａｌ）配線間の
コンタクトホ−ルやアルミニウム配線間のスルホ−ル径
が小さくなり、アスペクト比が大きくなってくる。一般
に用いられているＤＣマグネトロンスパッタ法では、ア
スペクト比が１に近づいてくると配線材料のスパッタ付
着のシャド−イング効果により、ステップカバレッジが
悪くなり、配線抵抗の増大やエレクトロンマイグレ−シ
ョン（ＥＭＤ）などによる断線が発生しやすくなる。こ
れを改善するため、基板を４５０〜５００℃程度に加熱
しタ−ゲットと基板に負の電圧を印加しながら膜形成す
るバイアススパツタ法が開発された。この方法は基板加
熱とＡｌスパッタ粒子の凝縮熱およびアルゴン（Ａｒ）
イオン衝撃によりＡｌ膜を流動させＡｌ膜を平坦化させ
る方法である。
【０００３】更に低応力薄膜の堆積法として基板に正負
の電圧を交互に印加する方法（特開昭６３−９３８６１
号公報）や、一般的に用いられるバイアススパッタ装置
において、基板電極とカソード（ターゲット）との間に
中間電極と、この中間電極に印加する電源を配置し、タ
ーゲットから飛来するスパッタ粒子の飛散方向を制御し
カバレッジすることができるとしている方法が（特開平
３−２３７０号公報）が提供されている。
の電圧を交互に印加する方法（特開昭６３−９３８６１
号公報）や、一般的に用いられるバイアススパッタ装置
において、基板電極とカソード（ターゲット）との間に
中間電極と、この中間電極に印加する電源を配置し、タ
ーゲットから飛来するスパッタ粒子の飛散方向を制御し
カバレッジすることができるとしている方法が（特開平
３−２３７０号公報）が提供されている。
【０００４】
【発明が解決しようとする課題】しかし、前者の方法
は、基板に常時負の電圧が印加されるためＡｒイオン衝
撃（逆スパッタ）を受けながら膜が形成されていく。こ
のため、Ａｒが膜内に混入するため膜質が低下し、ＥＭ
Ｄが、バイアスなしのＤＣスパッタ法に比べ大幅に低下
するという問題があった。また、常時基板を４５０〜５
００℃に保持しておかなければならないので、基板ホル
ダ−、ヒ−タ、真空容器からの不純ガスの放出があり、
更に膜質を低下させている。
は、基板に常時負の電圧が印加されるためＡｒイオン衝
撃（逆スパッタ）を受けながら膜が形成されていく。こ
のため、Ａｒが膜内に混入するため膜質が低下し、ＥＭ
Ｄが、バイアスなしのＤＣスパッタ法に比べ大幅に低下
するという問題があった。また、常時基板を４５０〜５
００℃に保持しておかなければならないので、基板ホル
ダ−、ヒ−タ、真空容器からの不純ガスの放出があり、
更に膜質を低下させている。
【０００５】後者の特開昭６３−９３８６１号公報に開
示された方法は、負の電圧も印加されるため、前記の従
来技術と同様にＡｒが膜内に混入して膜室を低下させて
しまう問題があった。また、特開平３−２３７０号公報
に開示された技術は、スパッタ粒子はほとんど中性であ
ることから、電界や磁界によって曲げることはできない
ため、記載通りのカバレッジができるのかどうか疑問で
あると共に、前記中間電極とその電源が必要となるた
め、構造的にも複雑化する問題があった。
示された方法は、負の電圧も印加されるため、前記の従
来技術と同様にＡｒが膜内に混入して膜室を低下させて
しまう問題があった。また、特開平３−２３７０号公報
に開示された技術は、スパッタ粒子はほとんど中性であ
ることから、電界や磁界によって曲げることはできない
ため、記載通りのカバレッジができるのかどうか疑問で
あると共に、前記中間電極とその電源が必要となるた
め、構造的にも複雑化する問題があった。
【０００６】本発明の目的は、上記に示した問題点を解
決し、ＤＣスパッタで形成したと同等のＥＭＤを有する
薄膜形成法（バイアススパッタ法）及び装置を提供する
にある。
決し、ＤＣスパッタで形成したと同等のＥＭＤを有する
薄膜形成法（バイアススパッタ法）及び装置を提供する
にある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、真空容器をア−スとし、真空容器内に配
設されたタ−ゲットに負の電圧を印加し、真空容器内に
配設された基板に正の電圧を印加すると共に該基板の電
圧をパルス化して膜形成することを特徴する薄膜形成法
である。
め、本発明は、真空容器をア−スとし、真空容器内に配
設されたタ−ゲットに負の電圧を印加し、真空容器内に
配設された基板に正の電圧を印加すると共に該基板の電
圧をパルス化して膜形成することを特徴する薄膜形成法
である。
【０００８】前記薄膜形成法において、基板に印加する
正のパルス電圧は、そのパルス間にそれより低い正のベ
−ス電圧を含むのがよい。または、基板に印加する正の
パルス電圧のパルス幅を変えることにより平均電圧を周
期的に変えるものがよい。また、タ−ゲットに印加する
負の電圧をパルス化したものがよい。ここで、タ−ゲッ
トに印加する負のパルス電圧に同期し、基板に正のパル
ス電圧を印加するものがよい。また、真空容器に導入す
るスパッタ放電ガスは、アルゴンガスまたはアルゴンガ
ス＋水素ガスの混合雰囲気であるものがよい。
正のパルス電圧は、そのパルス間にそれより低い正のベ
−ス電圧を含むのがよい。または、基板に印加する正の
パルス電圧のパルス幅を変えることにより平均電圧を周
期的に変えるものがよい。また、タ−ゲットに印加する
負の電圧をパルス化したものがよい。ここで、タ−ゲッ
トに印加する負のパルス電圧に同期し、基板に正のパル
ス電圧を印加するものがよい。また、真空容器に導入す
るスパッタ放電ガスは、アルゴンガスまたはアルゴンガ
ス＋水素ガスの混合雰囲気であるものがよい。
【０００９】また本発明は、２つの波形信号を独立に発
生する波形信号発生手段と、この波形信号発生手段から
各々の波形信号を受けて各々の波形信号に対応する波形
の電圧を発生することができるスパッタ用電源および正
の電圧を発生させるバイアス用電源とを備え、真空容器
内のタ−ゲットに前記スパッタ用電源より負の電圧を印
加し、真空容器内の基板に前記バイアス用電源より正の
電圧をパルス化して印加するようにしたことを特徴とす
る薄膜形成装置である。
生する波形信号発生手段と、この波形信号発生手段から
各々の波形信号を受けて各々の波形信号に対応する波形
の電圧を発生することができるスパッタ用電源および正
の電圧を発生させるバイアス用電源とを備え、真空容器
内のタ−ゲットに前記スパッタ用電源より負の電圧を印
加し、真空容器内の基板に前記バイアス用電源より正の
電圧をパルス化して印加するようにしたことを特徴とす
る薄膜形成装置である。
【００１０】
【作用】従来法のバイアススパッタ法は基板とタ−ゲッ
トに負の電圧が常に印加されているため、正のＡｒイオ
ンが基板を逆スパッタしながら膜を形成していく。その
ため、Ａｒの一部が膜内に混入し膜質を低下させてしま
う。そこで本発明は、基板に印加する電圧を正のピ−ク
値の高いパルス電圧にすることにより、基板に高エネル
ギ−の電子を照射させている。これによりＡｌ膜を瞬時
に流動させ膜を平坦化することができる。そして、基板
が正の電圧であるため、正のＡｒイオンや真空容器内の
不純ガスイオン（酸素、窒素等）が膜内に混入すること
なく膜を平坦化することが出来る。
トに負の電圧が常に印加されているため、正のＡｒイオ
ンが基板を逆スパッタしながら膜を形成していく。その
ため、Ａｒの一部が膜内に混入し膜質を低下させてしま
う。そこで本発明は、基板に印加する電圧を正のピ−ク
値の高いパルス電圧にすることにより、基板に高エネル
ギ−の電子を照射させている。これによりＡｌ膜を瞬時
に流動させ膜を平坦化することができる。そして、基板
が正の電圧であるため、正のＡｒイオンや真空容器内の
不純ガスイオン（酸素、窒素等）が膜内に混入すること
なく膜を平坦化することが出来る。
【００１１】
【実施例】図１及び図２を参照して、本発明による薄膜
形成装置の実施例を示す。図１は本発明の一実施例の波
形の模式図である。ここで、Ｖ１は負のスパッタ電圧、
Ｖ２は正のバイアスピ−ク電圧、ｔ１は正のバイアス時
間、Ｔは周期とする。図２において、１は正バイアス電
圧波形制御電源、２はスパッタ電圧波形制御電源、３は
各々の波形制御電源を制御するための信号を発生する波
形信号発生制御装置、４は膜形成を行なう真空容器、５
は基板、６は基板電極、７はタ−ゲットなどから構成さ
れた薄膜形成装置である。まず、第２図において波形信
号発生制御装置３で、スパッタ電圧Ｖ１、正バイアスピ
−ク電圧Ｖ２、正バイアス時間ｔ１を設定する。設定さ
れたそれぞれの信号はスパッタ電圧波形制御電源２、正
バイアス電圧波形制御電源１に供給される。設定信号を
受けた各々の電源は各々の信号に対応する波形の電圧を
発生できるようになっている。
形成装置の実施例を示す。図１は本発明の一実施例の波
形の模式図である。ここで、Ｖ１は負のスパッタ電圧、
Ｖ２は正のバイアスピ−ク電圧、ｔ１は正のバイアス時
間、Ｔは周期とする。図２において、１は正バイアス電
圧波形制御電源、２はスパッタ電圧波形制御電源、３は
各々の波形制御電源を制御するための信号を発生する波
形信号発生制御装置、４は膜形成を行なう真空容器、５
は基板、６は基板電極、７はタ−ゲットなどから構成さ
れた薄膜形成装置である。まず、第２図において波形信
号発生制御装置３で、スパッタ電圧Ｖ１、正バイアスピ
−ク電圧Ｖ２、正バイアス時間ｔ１を設定する。設定さ
れたそれぞれの信号はスパッタ電圧波形制御電源２、正
バイアス電圧波形制御電源１に供給される。設定信号を
受けた各々の電源は各々の信号に対応する波形の電圧を
発生できるようになっている。
【００１２】以下、図２に示した薄膜形成装置による薄
膜形成について図１〜図６を用いて説明する。以下の説
明において、共通条件として、タ−ゲットはＡｌ−１重
量％Ｓｉ−０．５重量％Ｃｕ合金、電極間距離：１００
ｍｍ、基板：Ｓｉウエハ−、真空到達圧力：４×１０~7
Ｐａ、膜形成放電ガスはアルゴン＋４％水素混合ガスを
用い、圧力は６×１０~1Ｐａである。放電ガスに水素を
混入させたのは、以下の理由による。工業的に用いられ
ている真空容器内を不純物の無い完全な真空状態にする
ことは出来ない。真空容器内には酸素や窒素が存在し、
これらが放電により活性化しＡｌの酸化物や窒化物を作
りＥＭＤに悪影響を及ぼす。水素を混入させることによ
り酸化物を還元し酸素の影響を少なくするためである。
膜形成について図１〜図６を用いて説明する。以下の説
明において、共通条件として、タ−ゲットはＡｌ−１重
量％Ｓｉ−０．５重量％Ｃｕ合金、電極間距離：１００
ｍｍ、基板：Ｓｉウエハ−、真空到達圧力：４×１０~7
Ｐａ、膜形成放電ガスはアルゴン＋４％水素混合ガスを
用い、圧力は６×１０~1Ｐａである。放電ガスに水素を
混入させたのは、以下の理由による。工業的に用いられ
ている真空容器内を不純物の無い完全な真空状態にする
ことは出来ない。真空容器内には酸素や窒素が存在し、
これらが放電により活性化しＡｌの酸化物や窒化物を作
りＥＭＤに悪影響を及ぼす。水素を混入させることによ
り酸化物を還元し酸素の影響を少なくするためである。
【００１３】先ず、図３に１００％カバレッジが得られ
る適正範囲に及ぼす正バイアス電圧印加時間ｔ１と基板
温度との関係を示す。また基板温度が２０〜４００℃で
カバレッジが１００％得られるたものについては膜内に
混入するＡｒ量を調べた。試験条件は基板：スルホ−ル
径０．８μｍ、深さ０．８μｍの穴が多数あいた基板、
スパッタ電圧Ｖ１：３７０Ｖ、正のバイアスピ−ク電圧
Ｖ２：２００Ｖ、周期Ｔ：２ｓｅｃの条件で膜形成し
た。また比較のため従来法のＤＣスパッタ法、ＤＣバイ
アススパッタ法についてもステップカバレジとＡｒ混入
量を調べた。膜形成条件はＤＣスパッタ法では基板温
度：１５０℃、スパッタ電力：４ＫＷ、またバイアスス
パッタ法では基板温度：１５０℃、タ−ゲット電圧：−
３７０Ｖ、バイアス電圧：−２００Ｖで行なった。その
結果、第３図に示すように正バイアス電圧時間ｔ１を適
選することにより２０℃の室温付近から４００℃の高温
まで広い範囲に１００％カバレジが得られる適正範囲が
有ることがわかる。
る適正範囲に及ぼす正バイアス電圧印加時間ｔ１と基板
温度との関係を示す。また基板温度が２０〜４００℃で
カバレッジが１００％得られるたものについては膜内に
混入するＡｒ量を調べた。試験条件は基板：スルホ−ル
径０．８μｍ、深さ０．８μｍの穴が多数あいた基板、
スパッタ電圧Ｖ１：３７０Ｖ、正のバイアスピ−ク電圧
Ｖ２：２００Ｖ、周期Ｔ：２ｓｅｃの条件で膜形成し
た。また比較のため従来法のＤＣスパッタ法、ＤＣバイ
アススパッタ法についてもステップカバレジとＡｒ混入
量を調べた。膜形成条件はＤＣスパッタ法では基板温
度：１５０℃、スパッタ電力：４ＫＷ、またバイアスス
パッタ法では基板温度：１５０℃、タ−ゲット電圧：−
３７０Ｖ、バイアス電圧：−２００Ｖで行なった。その
結果、第３図に示すように正バイアス電圧時間ｔ１を適
選することにより２０℃の室温付近から４００℃の高温
まで広い範囲に１００％カバレジが得られる適正範囲が
有ることがわかる。
【００１４】また、膜内に混入するＡｒ量は、基板温度
が２０〜４００℃に変化しても２×１０~9（ｍｏｌ）で
あった。これに対し、従来法のカバレジはＤＣバイアス
スパッタ法で３０〜４０％、ＤＣスパッタ法は１０〜％
２０％でいずれの場合も本発明のように１００％カバレ
ッジは得られなかった。また、ＤＣスパッタ法のＡｒ混
入る量は１．５×１０~9（ｍｏｌ）、ＤＣバイアススパ
ッタ法のＡｒ混入量は５×１０~7（ｍｏｌ）であった。
本発明のＡｒ量混入量は２×１０~9（ｍｏｌ）であるか
らＤＣバイアススパッタ法の約１／２５０に、また，Ｄ
Ｃスパッタ法とはほぼ同等の値である。
が２０〜４００℃に変化しても２×１０~9（ｍｏｌ）で
あった。これに対し、従来法のカバレジはＤＣバイアス
スパッタ法で３０〜４０％、ＤＣスパッタ法は１０〜％
２０％でいずれの場合も本発明のように１００％カバレ
ッジは得られなかった。また、ＤＣスパッタ法のＡｒ混
入る量は１．５×１０~9（ｍｏｌ）、ＤＣバイアススパ
ッタ法のＡｒ混入量は５×１０~7（ｍｏｌ）であった。
本発明のＡｒ量混入量は２×１０~9（ｍｏｌ）であるか
らＤＣバイアススパッタ法の約１／２５０に、また，Ｄ
Ｃスパッタ法とはほぼ同等の値である。
【００１５】次にＥＭＤについて調べた。膜形成の条件
は本発明では図３ので基板温度２０℃の条件で行ない、
ＤＣスパッタ法とＤＣバイアススパッタ法は上記のＡｒ
混入量分析（カバレジ）試験と同じ条件で膜形成した。
またＥＭＤの試験条件は配線幅：１．７μｍ、電流密
度：５×１０6Ａ／ｃｍ2、試験温度：１５０℃である。
その結果、５０％累積不良率（試験本数の５０％が断
線）で比較すると、本発明とＤＣスパッタ法の断線時間
は約６０時間であるが、ＤＣバイアススパッタ法は約１
時間で断線した。以上のようにＥＭＤは膜内に混入する
Ａｒ量が大きく影響していることがわかる。
は本発明では図３ので基板温度２０℃の条件で行ない、
ＤＣスパッタ法とＤＣバイアススパッタ法は上記のＡｒ
混入量分析（カバレジ）試験と同じ条件で膜形成した。
またＥＭＤの試験条件は配線幅：１．７μｍ、電流密
度：５×１０6Ａ／ｃｍ2、試験温度：１５０℃である。
その結果、５０％累積不良率（試験本数の５０％が断
線）で比較すると、本発明とＤＣスパッタ法の断線時間
は約６０時間であるが、ＤＣバイアススパッタ法は約１
時間で断線した。以上のようにＥＭＤは膜内に混入する
Ａｒ量が大きく影響していることがわかる。
【００１６】上記のＡｒ混入量、ＥＭＤ、ステップカバ
レッジの試験は図１の波形で膜付けしたが、図４の波形
のように基板に正のパルス電圧を与えた後、これよりも
低い正の電圧（ベ−ス電圧）を印加することもできる。
また、ベ−ス電圧を印加する方式としては、図５のよう
にパルス幅を変え平均電圧を変えても良い。いずれの方
式もそれぞれの因子の条件を選定することにより、一層
平坦化した膜を得ることができる。
レッジの試験は図１の波形で膜付けしたが、図４の波形
のように基板に正のパルス電圧を与えた後、これよりも
低い正の電圧（ベ−ス電圧）を印加することもできる。
また、ベ−ス電圧を印加する方式としては、図５のよう
にパルス幅を変え平均電圧を変えても良い。いずれの方
式もそれぞれの因子の条件を選定することにより、一層
平坦化した膜を得ることができる。
【００１７】また、図６の波形はタ−ゲットに印加する
負の電圧をパルス化し、基板に印加する正の電圧をタ−
ゲットのパルス電圧に同期させ基板にパルス電圧を印加
する方式である。この方式は、図１と異なり、基板に膜
が付着する時だけ基板に高ピ−クの正のパルス電圧を印
加するため、膜の流動性が良くアスペクト比の大きいも
のに特に有効であった。しかし膜形成に休止時間がある
ため、膜形成速度が落ちる点が難点である。また、４Ｍ
ＤＲＡＭ相当の集積回路に本発明を適用した結果、歩留
まりが大幅に向上した。
負の電圧をパルス化し、基板に印加する正の電圧をタ−
ゲットのパルス電圧に同期させ基板にパルス電圧を印加
する方式である。この方式は、図１と異なり、基板に膜
が付着する時だけ基板に高ピ−クの正のパルス電圧を印
加するため、膜の流動性が良くアスペクト比の大きいも
のに特に有効であった。しかし膜形成に休止時間がある
ため、膜形成速度が落ちる点が難点である。また、４Ｍ
ＤＲＡＭ相当の集積回路に本発明を適用した結果、歩留
まりが大幅に向上した。
【００１８】
【発明の効果】以上のように、本発明によれば、基板に
高ピ−クの正のパルス電圧（電子）を印加し、Ａｒ膜を
瞬時に流動させることにより１００％のステップカバレ
ッジが得られる。また、基板は正のパルス電圧が印加さ
れるため、正のＡｒイオンが基板をスパッタすることが
無いので膜内に混入するＡｒ量を少なくすることができ
る。その為、ＥＭＤは従来ＤＣバイアススパッタ法の６
０倍（ＤＣスパッタ法と同じ）に向上させることが出来
るなどの効果が有り、高密度集積回路の信頼性向上に役
立つ。
高ピ−クの正のパルス電圧（電子）を印加し、Ａｒ膜を
瞬時に流動させることにより１００％のステップカバレ
ッジが得られる。また、基板は正のパルス電圧が印加さ
れるため、正のＡｒイオンが基板をスパッタすることが
無いので膜内に混入するＡｒ量を少なくすることができ
る。その為、ＥＭＤは従来ＤＣバイアススパッタ法の６
０倍（ＤＣスパッタ法と同じ）に向上させることが出来
るなどの効果が有り、高密度集積回路の信頼性向上に役
立つ。
【図１】本発明のスパッタ電圧及びバイアス電圧の基本
波形の模式図である。
波形の模式図である。
【図２】本発明に係る薄膜形成装置を示す構成図であ
る。
る。
【図３】本発明の適正範囲に及ぼす正バイアス電圧印加
時間と基板温度との関係を示す図である。
時間と基板温度との関係を示す図である。
【図４】本発明の他の実施例のスパッタ電圧及びバイア
ス電圧の波形の模式図である。
ス電圧の波形の模式図である。
【図５】本発明の他の実施例のスパッタ電圧及びバイア
ス電圧の波形の模式図である。
ス電圧の波形の模式図である。
【図６】本発明の他の実施例のスパッタ電圧及びバイア
ス電圧の波形の模式図である。
ス電圧の波形の模式図である。
１ 正バイアス電圧波形制御電源 ２ スパッタ電圧波形制御電源 ３ 波形信号発生制御装置 ４ 真空容器 ５ 基板 ６ 基板電極 ７ タ−ッゲット ８ 磁石 ９ 絶縁物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (7)
- 【請求項１】 真空容器をア−スとし、真空容器内に配
設されたタ−ゲットに負の電圧を印加し、真空容器内に
配設された基板に正の電圧を印加すると共に該基板の電
圧をパルス化して膜形成することを特徴する薄膜形成
法。 - 【請求項２】 請求項１に記載の薄膜形成法において、
基板に印加する正のパルス電圧は、そのパルス間にそれ
より低い正のベ−ス電圧を含むことを特徴とする薄膜形
成法。 - 【請求項３】 請求項１に記載の薄膜形成法において、
基板に印加する正のパルス電圧のパルス幅を変えること
により平均電圧を周期的に変えることを特徴とする薄膜
形成法。 - 【請求項４】 請求項１〜３のいずれかに記載の薄膜形
成法において、タ−ゲットに印加する負の電圧をパルス
化したことを特徴とする薄膜形成法。 - 【請求項５】 請求項４に記載の薄膜形成法において、
タ−ゲットに印加する負のパルス電圧に同期し、基板に
正のパルス電圧を印加することを特徴とする薄膜形成
法。 - 【請求項６】 請求項１〜５のいずれかに記載の薄膜
形成法において、真空容器に導入するスパッタ放電ガス
は、アルゴンガスまたはアルゴンガス＋水素ガスの混合
雰囲気であることを特徴とする薄膜形成法。 - 【請求項７】 ２つの波形信号を独立に発生する波形信
号発生手段と、この波形信号発生手段から各々の波形信
号を受けて各々の波形信号に対応する波形の電圧を発生
することができるスパッタ用電源および正の電圧を発生
させるバイアス用電源とを備え、真空容器内のタ−ゲッ
トに前記スパッタ用電源より負の電圧を印加し、真空容
器内の基板に前記バイアス用電源より正の電圧をパルス
化して印加するようにしたことを特徴とする薄膜形成装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8890792A JPH05287518A (ja) | 1992-04-09 | 1992-04-09 | 薄膜形成法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8890792A JPH05287518A (ja) | 1992-04-09 | 1992-04-09 | 薄膜形成法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05287518A true JPH05287518A (ja) | 1993-11-02 |
Family
ID=13956021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8890792A Pending JPH05287518A (ja) | 1992-04-09 | 1992-04-09 | 薄膜形成法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05287518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855821A (ja) * | 1994-08-16 | 1996-02-27 | Nec Corp | 薄膜形成装置および薄膜形成方法 |
| US5922180A (en) * | 1995-12-04 | 1999-07-13 | Nec Corporation | Sputtering apparatus for forming a conductive film in a contact hole of a high aspect ratio |
| JP2011042833A (ja) * | 2009-08-21 | 2011-03-03 | Shinmaywa Industries Ltd | スパッタリング装置およびスパッタリング方法 |
-
1992
- 1992-04-09 JP JP8890792A patent/JPH05287518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855821A (ja) * | 1994-08-16 | 1996-02-27 | Nec Corp | 薄膜形成装置および薄膜形成方法 |
| US5922180A (en) * | 1995-12-04 | 1999-07-13 | Nec Corporation | Sputtering apparatus for forming a conductive film in a contact hole of a high aspect ratio |
| JP2011042833A (ja) * | 2009-08-21 | 2011-03-03 | Shinmaywa Industries Ltd | スパッタリング装置およびスパッタリング方法 |
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