JPH05263227A - 薄膜形成法及びその装置 - Google Patents
薄膜形成法及びその装置Info
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- JPH05263227A JPH05263227A JP6032592A JP6032592A JPH05263227A JP H05263227 A JPH05263227 A JP H05263227A JP 6032592 A JP6032592 A JP 6032592A JP 6032592 A JP6032592 A JP 6032592A JP H05263227 A JPH05263227 A JP H05263227A
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- thin film
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Abstract
(57)【要約】
【目的】 高密度集積回路の配線寿命がＤＣスパッタ法
で形成した膜と同等の膜が得られる薄膜形成法の提供。 【構成】 ターゲットと基板に印加する負の電圧を交互
に切り替え、切り替えられて基板に印加される負のバイ
アス電圧を、２段階以上でかつ２段目のバイアス電圧を
１段目より低く変化させることにより、１段目の高い電
圧で膜内に吸収されたＡｒガスを２段目の低い電圧で放
出させる。 【効果】 バイアススパッタ法の特徴である高ステップ
カバレッジ性を損なわず、ＤＣスパッタ法の配線寿命と
同等の値が得られる。
で形成した膜と同等の膜が得られる薄膜形成法の提供。 【構成】 ターゲットと基板に印加する負の電圧を交互
に切り替え、切り替えられて基板に印加される負のバイ
アス電圧を、２段階以上でかつ２段目のバイアス電圧を
１段目より低く変化させることにより、１段目の高い電
圧で膜内に吸収されたＡｒガスを２段目の低い電圧で放
出させる。 【効果】 バイアススパッタ法の特徴である高ステップ
カバレッジ性を損なわず、ＤＣスパッタ法の配線寿命と
同等の値が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、高密度集積回路の配線
膜形成に係り、特にバイアススパッタリングにより配線
膜形成するのに好適な薄膜形成法及びその装置に関す
る。
膜形成に係り、特にバイアススパッタリングにより配線
膜形成するのに好適な薄膜形成法及びその装置に関す
る。
【０００２】
【従来の技術】ＶＬＳＩ（高密度集積回路）の集積度が
進むと、シリコン基板とアルミニウム配線間のコンタク
トホールやアルミニウム配線間のスルホール径が小さく
なり、アスペクト比が大きくなってくる。一般に用いら
れているＤＣマグネトロンスパッタ法では、アスペクト
比が１に近づいてくると配線材料のスパッタ付着のシヤ
ドーイング効果により、ステップカバレッジが悪くな
り、配線抵抗の増大やエレクトロンマイグレ−ション
（ＥＭＤ）などによる断線が発生しやすくなる。これを
改善するため、特開昭６１−２６１４７２号公報に示す
ように、ターゲットと基板に負の電圧を印加しながら膜
形成するバイアススパツタ法が開発されている。図７は
その１例であってＤＣマグネトロンスパッタ法の原理を
示している。ターゲット９にスパッタ用直流電源１３、
基板７にバイアス（逆スパッタ）用直流電源１２が接続
されている。これらの電極には図８の波形の模式図で示
すように、膜形成時には常時負の電圧が印加されている
ため、Ａｒイオンの衝撃（逆スパッタ）を受けながら膜
が形成されていく。このため、バイアスなしのＤＣスパ
ッタ法と比べてステップカバレッジが改善できるが、Ａ
ｒガスが膜内に混入するため膜質が低下しＥＭＤがバイ
アスなしのＤＣスパッタ法に比べ大幅に低下する。
進むと、シリコン基板とアルミニウム配線間のコンタク
トホールやアルミニウム配線間のスルホール径が小さく
なり、アスペクト比が大きくなってくる。一般に用いら
れているＤＣマグネトロンスパッタ法では、アスペクト
比が１に近づいてくると配線材料のスパッタ付着のシヤ
ドーイング効果により、ステップカバレッジが悪くな
り、配線抵抗の増大やエレクトロンマイグレ−ション
（ＥＭＤ）などによる断線が発生しやすくなる。これを
改善するため、特開昭６１−２６１４７２号公報に示す
ように、ターゲットと基板に負の電圧を印加しながら膜
形成するバイアススパツタ法が開発されている。図７は
その１例であってＤＣマグネトロンスパッタ法の原理を
示している。ターゲット９にスパッタ用直流電源１３、
基板７にバイアス（逆スパッタ）用直流電源１２が接続
されている。これらの電極には図８の波形の模式図で示
すように、膜形成時には常時負の電圧が印加されている
ため、Ａｒイオンの衝撃（逆スパッタ）を受けながら膜
が形成されていく。このため、バイアスなしのＤＣスパ
ッタ法と比べてステップカバレッジが改善できるが、Ａ
ｒガスが膜内に混入するため膜質が低下しＥＭＤがバイ
アスなしのＤＣスパッタ法に比べ大幅に低下する。
【０００３】
【発明が解決しようとする課題】従来の薄膜形成法にあ
っては、基板とターゲットに負の電圧が常に印加されて
いるため、正のＡｒイオンが基板を逆スパッタしながら
膜を形成し、Ａｒガスの一部が膜内に混入し膜質を低下
させ、ＥＭＤがバイアスなしのＤＣスパッタ法に比べ大
幅に低下する問題点があった。
っては、基板とターゲットに負の電圧が常に印加されて
いるため、正のＡｒイオンが基板を逆スパッタしながら
膜を形成し、Ａｒガスの一部が膜内に混入し膜質を低下
させ、ＥＭＤがバイアスなしのＤＣスパッタ法に比べ大
幅に低下する問題点があった。
【０００４】本発明の目的は、ＤＣスパッタ法で形成し
た膜と同等のＥＭＤを有する薄膜形成法及びその装置を
提供することにある。
た膜と同等のＥＭＤを有する薄膜形成法及びその装置を
提供することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る薄膜形成法は、真空容器内に対向して
収容された一方のターゲットと、他方の基板のそれぞれ
に負の電圧を印加して該基板に膜形成を行う薄膜形成法
において、それぞれの負の電圧を交互に切り替え、基板
に負のバイアス電圧を印加する際、バイアス電圧を少な
くとも２段階に印加し２段目バイアス電圧の絶対値を１
段目より低く変化させる構成とする。
め、本発明に係る薄膜形成法は、真空容器内に対向して
収容された一方のターゲットと、他方の基板のそれぞれ
に負の電圧を印加して該基板に膜形成を行う薄膜形成法
において、それぞれの負の電圧を交互に切り替え、基板
に負のバイアス電圧を印加する際、バイアス電圧を少な
くとも２段階に印加し２段目バイアス電圧の絶対値を１
段目より低く変化させる構成とする。
【０００６】そして基板に負のバイアス電圧を与えてい
る間、ターゲットに印加するスパッタ電圧を直流より高
周波に切り換え高周波でプラズマを発生させておく構成
でもよい。
る間、ターゲットに印加するスパッタ電圧を直流より高
周波に切り換え高周波でプラズマを発生させておく構成
でもよい。
【０００７】またスパッタ電圧とバイアス電圧とを切り
換える際に休止時間を設けた構成でもよい。
換える際に休止時間を設けた構成でもよい。
【０００８】さらに２段目バイアス電圧を基板に与える
際、基板に少なくとも１回の１０〜１００Ｖのバイアス
電圧を与える構成でもよい。
際、基板に少なくとも１回の１０〜１００Ｖのバイアス
電圧を与える構成でもよい。
【０００９】そしてターゲット及び基板を収容する真空
容器に、アルゴンガスまたはアルゴンガスに水素ガスを
混合したスパッタ放電ガスを導入し、スパッタ放電ガス
の雰囲気で膜形成を行う構成でもよい。
容器に、アルゴンガスまたはアルゴンガスに水素ガスを
混合したスパッタ放電ガスを導入し、スパッタ放電ガス
の雰囲気で膜形成を行う構成でもよい。
【００１０】また薄膜形成装置においては、請求項１〜
５のいずれか１項記載の薄膜形成法を適用し、真空容器
内に対向して収容された一方のターゲットに負のスパッ
タ電圧を印加するスパッタ用電源と、他方の基板に負の
バイアス電圧とを印加するバイアス用電源とを備えた薄
膜形成装置において、ターゲットに接続するプラズマ発
生用高周波電源と、プラズマ発生用高周波電源、スパッ
タ用電源及びバイアス用電源に接続し３つの波形信号を
独立して発生する波形信号発生制御装置とを設け、それ
ぞれの電源は、波形信号発生制御装置よりそれぞれの波
形信号を入力しそれぞれの波形信号に対応する波形の電
圧を発生させ、ターゲットと基板とにそれぞれの波形の
電圧を印加させる構成とする。
５のいずれか１項記載の薄膜形成法を適用し、真空容器
内に対向して収容された一方のターゲットに負のスパッ
タ電圧を印加するスパッタ用電源と、他方の基板に負の
バイアス電圧とを印加するバイアス用電源とを備えた薄
膜形成装置において、ターゲットに接続するプラズマ発
生用高周波電源と、プラズマ発生用高周波電源、スパッ
タ用電源及びバイアス用電源に接続し３つの波形信号を
独立して発生する波形信号発生制御装置とを設け、それ
ぞれの電源は、波形信号発生制御装置よりそれぞれの波
形信号を入力しそれぞれの波形信号に対応する波形の電
圧を発生させ、ターゲットと基板とにそれぞれの波形の
電圧を印加させる構成とする。
【００１１】
【作用】本発明によれば、タ−ゲットと基板とに印加す
る負の電圧を交互にスイッチングし（切り替え）、バイ
アス電圧を２段階に変化させているため、１段目の高い
バイアス電圧は基板を逆スパッタし、膜を整形しステッ
プカバレッジを向上させる。２段目のバイアス電圧はＡ
ｒガスが混入しない程度の電圧を基板に与え（１段目の
バイアス電圧の絶対値より低い２段目のバイアス電圧で
運動エネルギの小さいＡｒイオンを基板に照射）、１段
目のバイアス電圧で膜内に混入したＡｒガスを叩きだし
Ａｒガスを放出させる。また、Ａｒイオンを発生させる
ため、基板に負のバイアス電圧を与えている間、ターゲ
ットから高周波を投入しプラズマを発生させ基板にＡｒ
イオンを照射している。基板に負のバイアス電圧を与え
る時、直流から高周波に切り換えるのは、高周波はプラ
ズマ密度が同じでも直流に比べスパッタ速度が約１／２
になる、すなわち基板に負のバイアス電圧を与えＡｒイ
オンを基板に照射している間、タ−ゲットがスパッタさ
れ基板に膜が付着しない方が膜内に混入するＡｒガス量
を少なくすることができるのと、逆スパッタによる整形
が容易となりステップカバレジを向上させることができ
るためである。
る負の電圧を交互にスイッチングし（切り替え）、バイ
アス電圧を２段階に変化させているため、１段目の高い
バイアス電圧は基板を逆スパッタし、膜を整形しステッ
プカバレッジを向上させる。２段目のバイアス電圧はＡ
ｒガスが混入しない程度の電圧を基板に与え（１段目の
バイアス電圧の絶対値より低い２段目のバイアス電圧で
運動エネルギの小さいＡｒイオンを基板に照射）、１段
目のバイアス電圧で膜内に混入したＡｒガスを叩きだし
Ａｒガスを放出させる。また、Ａｒイオンを発生させる
ため、基板に負のバイアス電圧を与えている間、ターゲ
ットから高周波を投入しプラズマを発生させ基板にＡｒ
イオンを照射している。基板に負のバイアス電圧を与え
る時、直流から高周波に切り換えるのは、高周波はプラ
ズマ密度が同じでも直流に比べスパッタ速度が約１／２
になる、すなわち基板に負のバイアス電圧を与えＡｒイ
オンを基板に照射している間、タ−ゲットがスパッタさ
れ基板に膜が付着しない方が膜内に混入するＡｒガス量
を少なくすることができるのと、逆スパッタによる整形
が容易となりステップカバレジを向上させることができ
るためである。
【００１２】
【実施例】本発明の一実施例を図１及び図２を参照しな
がら説明する。図１は本実施例による各電圧の波形の模
式図である。ここで、スパッタ電圧Ｖ１、１段バイアス
電圧Ｖ２、１段バイアス電圧Ｖ２より常に絶対値で低い
値を設定しておくことを原則とした２段バイアス電圧Ｖ
３、高周波電力ＲＦＷ、スパッタ時間ｔ１、バイアス時
間ｔ２，ｔ３、高周波プラズマ発生時間（ｔ２＋ｔ
３）、スイッチング（切り替え）周期Ｔが図示されてい
る。。図２に示すように、薄膜形成装置は、スパッタ電
力波形制御電源１と、バイアス電圧波形制御電源２と、
プラズマ発生用高周波電力波形制御電源３と、スパッタ
電力波形制御電源１に高周波が逆流することを防止する
ためのフイルター４と、スッパッタ電圧波形制御電源
１、バイアス電圧波形制御電源２、高周波電力波形制御
電源３の波形を制御するための信号を発生する波形信号
発生制御器５と、膜形成を行なう真空容器６と、基板７
と、基板電極８と、ターゲット９とにより構成されてい
る。まず、図２に示す波形信号発生制御器５で、スパッ
タ電圧波形、バイアス電圧波形、高周波電力波形を設定
する。設定されたそれぞれの信号は、スパッタ電圧波形
制御電源１、バイアス電圧波形御電源２及び高周波電力
波形制御電源３に供給される。波形信号を受けた各々の
電源は各々の波形信号に対応する波形の電圧を発生でき
るようになっている。
がら説明する。図１は本実施例による各電圧の波形の模
式図である。ここで、スパッタ電圧Ｖ１、１段バイアス
電圧Ｖ２、１段バイアス電圧Ｖ２より常に絶対値で低い
値を設定しておくことを原則とした２段バイアス電圧Ｖ
３、高周波電力ＲＦＷ、スパッタ時間ｔ１、バイアス時
間ｔ２，ｔ３、高周波プラズマ発生時間（ｔ２＋ｔ
３）、スイッチング（切り替え）周期Ｔが図示されてい
る。。図２に示すように、薄膜形成装置は、スパッタ電
力波形制御電源１と、バイアス電圧波形制御電源２と、
プラズマ発生用高周波電力波形制御電源３と、スパッタ
電力波形制御電源１に高周波が逆流することを防止する
ためのフイルター４と、スッパッタ電圧波形制御電源
１、バイアス電圧波形制御電源２、高周波電力波形制御
電源３の波形を制御するための信号を発生する波形信号
発生制御器５と、膜形成を行なう真空容器６と、基板７
と、基板電極８と、ターゲット９とにより構成されてい
る。まず、図２に示す波形信号発生制御器５で、スパッ
タ電圧波形、バイアス電圧波形、高周波電力波形を設定
する。設定されたそれぞれの信号は、スパッタ電圧波形
制御電源１、バイアス電圧波形御電源２及び高周波電力
波形制御電源３に供給される。波形信号を受けた各々の
電源は各々の波形信号に対応する波形の電圧を発生でき
るようになっている。
【００１３】本発明による薄膜形成法は、ターゲットと
基板に負の電圧を印加して交互にスイッチングするとと
ともに、基板に印加する負の電圧をステップカバレジを
向上できる高いバイアス電圧を与えた後、これよりも低
い電圧（運動エネルギの小さいＡｒイオン）、すなわち
２段あるいは多段の電圧を与えて薄膜を形成させるもの
で、また、基板に負のハイアス電圧を与えている間、タ
ーゲットから高周波を供給してプラズマを発生させてお
く構成とする。スパッタ電圧は１段バイアス電圧と２段
バイアス電圧とよりなるバイアス電圧と切り替え時に、
休止時間を設けてその間にＡｒガスが抜け易くする構成
でもよく、２段バイアス電圧として少なくとも１回の１
０〜１００Ｖの電圧を基板に与える構成でもよい。
基板に負の電圧を印加して交互にスイッチングするとと
ともに、基板に印加する負の電圧をステップカバレジを
向上できる高いバイアス電圧を与えた後、これよりも低
い電圧（運動エネルギの小さいＡｒイオン）、すなわち
２段あるいは多段の電圧を与えて薄膜を形成させるもの
で、また、基板に負のハイアス電圧を与えている間、タ
ーゲットから高周波を供給してプラズマを発生させてお
く構成とする。スパッタ電圧は１段バイアス電圧と２段
バイアス電圧とよりなるバイアス電圧と切り替え時に、
休止時間を設けてその間にＡｒガスが抜け易くする構成
でもよく、２段バイアス電圧として少なくとも１回の１
０〜１００Ｖの電圧を基板に与える構成でもよい。
【００１４】次に薄膜形成装置による薄膜形成について
図１〜図６を参照しながら説明する。以下の説明で共通
条件としてターゲットにはＡｌ：１重量％、Ｓｉ：０．
５重量％を含有するＣｕ合金、基板にはＳｉウエハーを
用い、真空到達圧力は４×１／１０7Ｐａ、膜形成放電
ガス（スパッタ放電ガス）はアルゴン＋４％水素混合ガ
スを用い圧力は６×１／１０1Ｐａである。膜形成放電
ガスに水素を混入させるのは、工業的に用いられている
真空容器内を不純物のない完全な真空状態にすることは
できない。真空容器内には酸素や窒素が存在し、これら
が放電により活性化しＡｌの酸化物や窒化物を作りＥＭ
Ｄに悪影響を及ぼすため、水素を混入させることにより
酸化物を還元し酸素の影響を少なくするものである。ま
た、電極間距離は１００ｍｍとした。まず、膜内に混入
するＡｒガス量と２段バイアス電Ｖ３との関係を図３に
示す。ここで、スパッタ電圧Ｖ１を−３７０Ｖ、スパッ
タ時間ｔ１を４５ｓｅｃ、１段バイアス電圧Ｖ２を−２
００Ｖ、１段バイアス時間ｔ２を４５ｓｅｃ、２段バイ
アス時間ｔ３を１０ｓｅｃ、高周波電力を１００Ｗと
し、２段バイアス電圧Ｖ３を０〜−１００Ｖに変化させ
て膜内に混入するＡｒガス量を調べた。なおサイクル数
は２回で膜厚は約０．５μｍである。図３において２段
バイアス電圧Ｖ３が０Ｖの場合、膜内に混入したＡｒガ
ス量は２×１／１０8（ｍｏｌ）であるが２段バイアス
電圧Ｖ３が０Ｖより増加する（１段バイアス電圧Ｖ２よ
りは減少する）に従ってＡｒガス量は減少し、−５０Ｖ
付近で２×１／１０9（ｍｏｌ）の最少になる。しか
し、−５０Ｖ以上２段バイアス電圧Ｖ３が増加するとＡ
ｒガス量は増加する。
図１〜図６を参照しながら説明する。以下の説明で共通
条件としてターゲットにはＡｌ：１重量％、Ｓｉ：０．
５重量％を含有するＣｕ合金、基板にはＳｉウエハーを
用い、真空到達圧力は４×１／１０7Ｐａ、膜形成放電
ガス（スパッタ放電ガス）はアルゴン＋４％水素混合ガ
スを用い圧力は６×１／１０1Ｐａである。膜形成放電
ガスに水素を混入させるのは、工業的に用いられている
真空容器内を不純物のない完全な真空状態にすることは
できない。真空容器内には酸素や窒素が存在し、これら
が放電により活性化しＡｌの酸化物や窒化物を作りＥＭ
Ｄに悪影響を及ぼすため、水素を混入させることにより
酸化物を還元し酸素の影響を少なくするものである。ま
た、電極間距離は１００ｍｍとした。まず、膜内に混入
するＡｒガス量と２段バイアス電Ｖ３との関係を図３に
示す。ここで、スパッタ電圧Ｖ１を−３７０Ｖ、スパッ
タ時間ｔ１を４５ｓｅｃ、１段バイアス電圧Ｖ２を−２
００Ｖ、１段バイアス時間ｔ２を４５ｓｅｃ、２段バイ
アス時間ｔ３を１０ｓｅｃ、高周波電力を１００Ｗと
し、２段バイアス電圧Ｖ３を０〜−１００Ｖに変化させ
て膜内に混入するＡｒガス量を調べた。なおサイクル数
は２回で膜厚は約０．５μｍである。図３において２段
バイアス電圧Ｖ３が０Ｖの場合、膜内に混入したＡｒガ
ス量は２×１／１０8（ｍｏｌ）であるが２段バイアス
電圧Ｖ３が０Ｖより増加する（１段バイアス電圧Ｖ２よ
りは減少する）に従ってＡｒガス量は減少し、−５０Ｖ
付近で２×１／１０9（ｍｏｌ）の最少になる。しか
し、−５０Ｖ以上２段バイアス電圧Ｖ３が増加するとＡ
ｒガス量は増加する。
【００１５】次に、図２に示す装置を用い従来のＤＣバ
イアススパッタ法、ＤＣスパッタ法についても膜内に混
入するＡｒガス量を調べた。ＤＣバイアススパッタ法の
Ａｒガス混入量は５×１／１０7（ｍｏｌ）、ＤＣスパ
ッタ法は１×１／１０9（ｍｏｌ）であった。本発明の
最も少ないＡｒガス量は２段バイアス電圧Ｖ３が−５０
Ｖで得られた値は２×１／１０9（ｍｏｌ）であるから
ＤＣバイアススパッタ法の約１／２５０に、また、ＤＣ
スパッタ法とはほぼ同等の値である。次にＥＭＤについ
て本発明でＡｒガス量が最少であった２段バイアス電圧
−５０Ｖの条件と、従来のＤＣバイアススパッタ法及び
ＤＣスパッタ法との比較試験をした。試験条件は配線
幅：１．７μｍ、電流密度：５×１０6Ａ／ｃｍ2、試験
温度：１５０℃である。その結果、５０％累積不良率
（試験本数の５０％が断線）で比較すると本発明とＤＣ
スパッタ法の断線時間は約６０時間であるが、ＤＣバイ
アススパッタ法は約１時間で断線した。以上のようにＥ
ＭＤは膜内に混入するＡｒガス量が大きく影響している
ことがわかる。
イアススパッタ法、ＤＣスパッタ法についても膜内に混
入するＡｒガス量を調べた。ＤＣバイアススパッタ法の
Ａｒガス混入量は５×１／１０7（ｍｏｌ）、ＤＣスパ
ッタ法は１×１／１０9（ｍｏｌ）であった。本発明の
最も少ないＡｒガス量は２段バイアス電圧Ｖ３が−５０
Ｖで得られた値は２×１／１０9（ｍｏｌ）であるから
ＤＣバイアススパッタ法の約１／２５０に、また、ＤＣ
スパッタ法とはほぼ同等の値である。次にＥＭＤについ
て本発明でＡｒガス量が最少であった２段バイアス電圧
−５０Ｖの条件と、従来のＤＣバイアススパッタ法及び
ＤＣスパッタ法との比較試験をした。試験条件は配線
幅：１．７μｍ、電流密度：５×１０6Ａ／ｃｍ2、試験
温度：１５０℃である。その結果、５０％累積不良率
（試験本数の５０％が断線）で比較すると本発明とＤＣ
スパッタ法の断線時間は約６０時間であるが、ＤＣバイ
アススパッタ法は約１時間で断線した。以上のようにＥ
ＭＤは膜内に混入するＡｒガス量が大きく影響している
ことがわかる。
【００１６】次にスルホール径０．８μｍ、深さ０．８
μｍ穴が多数あいた基板に膜付けしステップカバレッジ
を調べた。その結果、本発明とＤＣバイアススパッタ法
は３０〜４０％のステップカバレッジが得られたが、Ｄ
Ｃスパッタ法は１０〜２０％であった。前記のＡｒガス
混入量、ＥＭＤ及びステップカバレッジの試験は図１に
示す各電圧の波形でサイクル数は２回繰り返して膜付け
したが、１回でも条件を適正に選定することによってほ
ぼ同じような効果が得られる。また、図１は本発明の基
本的な各電圧の波形であるが、図４、図５及び図６に示
す各電圧の波形でも波形の条件を選定することにより図
１の各電圧の波形とほぼ同じ効果が得られる。また、４
ＭＤＲＡＭ相当の集積回路に本発明を適用した結果、歩
留まりが大幅に向上した。
μｍ穴が多数あいた基板に膜付けしステップカバレッジ
を調べた。その結果、本発明とＤＣバイアススパッタ法
は３０〜４０％のステップカバレッジが得られたが、Ｄ
Ｃスパッタ法は１０〜２０％であった。前記のＡｒガス
混入量、ＥＭＤ及びステップカバレッジの試験は図１に
示す各電圧の波形でサイクル数は２回繰り返して膜付け
したが、１回でも条件を適正に選定することによってほ
ぼ同じような効果が得られる。また、図１は本発明の基
本的な各電圧の波形であるが、図４、図５及び図６に示
す各電圧の波形でも波形の条件を選定することにより図
１の各電圧の波形とほぼ同じ効果が得られる。また、４
ＭＤＲＡＭ相当の集積回路に本発明を適用した結果、歩
留まりが大幅に向上した。
【００１７】
【発明の効果】本発明によれば、基板に印加するバイア
ス電圧を２段階にすることにより膜内に混入するＡｒガ
ス量を少なくすることができるため、ＥＭＤはＤＣバイ
アススパッタ法の６０倍でかつＤＣスパッタ法と同じに
向上させることができる、また、ステップカバレッジは
ＤＣバイアススパッタ法と同等の値が得られる効果があ
り、高密度集積回路の信頼性を向上することができる。
ス電圧を２段階にすることにより膜内に混入するＡｒガ
ス量を少なくすることができるため、ＥＭＤはＤＣバイ
アススパッタ法の６０倍でかつＤＣスパッタ法と同じに
向上させることができる、また、ステップカバレッジは
ＤＣバイアススパッタ法と同等の値が得られる効果があ
り、高密度集積回路の信頼性を向上することができる。
【図１】本発明の一実施例を示す各電圧の波形の図であ
る。
る。
【図２】本発明の一実施例を示す装置の構成図である。
【図３】本発明によるＡｒガス混入量と２段バイアス電
圧との関係を示す図である。
圧との関係を示す図である。
【図４】本発明の他の実施例を示す各電圧の波形の図で
ある。
ある。
【図５】本発明の他の実施例を示す各電圧の波形の図で
ある。
ある。
【図６】本発明の他の実施例を示す各電圧の波形の図で
ある。
ある。
【図７】従来のＤＣバイアススパッタ法の装置を示す図
である。
である。
【図８】従来のＤＣバイアススパッタ法の各電圧の波形
を示す図である。
を示す図である。
１ スパッタ電力波形制御電源 ２ バイアス電圧波形制御電源 ３ 高周波電力波形制御電 ４ フイルター ５ 波形信号発生制御装置 ６ 真空容器 ７ 基板 ８ 基板電極 ９ ターゲット １０ 磁石 １１ 絶縁物 １２ バイアス用直流電源 １３ スパッタ用直流電源
Claims (6)
- 【請求項１】 真空容器内に対向して収容された一方の
ターゲットと、他方の基板のそれぞれに負の電圧を印加
して該基板に膜形成を行う薄膜形成法において、それぞ
れの負の電圧を交互に切り替え、前記基板に負のバイア
ス電圧を印加する際、該バイアス電圧を少なくとも２段
階に印加し２段目バイアス電圧の絶対値を１段目より低
く変化させることを特徴とする薄膜形成法。 - 【請求項２】 請求項１記載の薄膜形成法において、基
板に負のバイアス電圧を与えている間、ターゲットに印
加するスパッタ電圧を直流より高周波に切り換え該高周
波でプラズマを発生させておくことを特徴とする薄膜形
成法。 - 【請求項３】 請求項１記載の薄膜形成法において、ス
パッタ電圧とバイアス電圧とを切り換える際に休止時間
を設けたことを特徴とする薄膜形成法。 - 【請求項４】 請求項１記載の薄膜形成法において、２
段目バイアス電圧を基板に与える際、該基板に少なくと
も１回の１０〜１００Ｖのバイアス電圧を与えることを
特徴とする薄膜形成法。 - 【請求項５】 請求項１記載の薄膜形成法において、タ
ーゲット及び基板を収容する真空容器に、アルゴンガス
またはアルゴンガスに水素ガスを混合したスパッタ放電
ガスを導入し、該スパッタ放電ガスの雰囲気で膜形成を
行うことを特徴とする薄膜形成法。 - 【請求項６】 請求項１〜５のいずれか１項記載の薄膜
形成法を適用し、真空容器内に対向して収容された一方
のターゲットに負のスパッタ電圧を印加するスパッタ用
電源と、他方の基板に負のバイアス電圧とを印加するバ
イアス用電源とを備えた薄膜形成装置において、前記タ
ーゲットに接続するプラズマ発生用高周波電源と、該プ
ラズマ発生用高周波電源、前記スパッタ用電源及び前記
バイアス用電源に接続し３つの波形信号を独立して発生
する波形信号発生制御装置とを設け、それぞれの電源
は、該波形信号発生制御装置よりそれぞれの波形信号を
入力しそれぞれの波形信号に対応する波形の電圧を発生
させ、前記ターゲットと前記基板とにそれぞれの波形の
電圧を印加させることを特徴とする薄膜形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032592A JPH05263227A (ja) | 1992-03-17 | 1992-03-17 | 薄膜形成法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032592A JPH05263227A (ja) | 1992-03-17 | 1992-03-17 | 薄膜形成法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05263227A true JPH05263227A (ja) | 1993-10-12 |
Family
ID=13138909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6032592A Pending JPH05263227A (ja) | 1992-03-17 | 1992-03-17 | 薄膜形成法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05263227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000256845A (ja) * | 1999-03-12 | 2000-09-19 | Anelva Corp | 薄膜作成方法および薄膜作成装置 |
| JP2009296014A (ja) | 2009-09-18 | 2009-12-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2011241451A (ja) * | 2010-05-19 | 2011-12-01 | Astellatech Inc | 成膜方法及びスパッタリング装置 |
-
1992
- 1992-03-17 JP JP6032592A patent/JPH05263227A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000256845A (ja) * | 1999-03-12 | 2000-09-19 | Anelva Corp | 薄膜作成方法および薄膜作成装置 |
| JP2009296014A (ja) | 2009-09-18 | 2009-12-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2011241451A (ja) * | 2010-05-19 | 2011-12-01 | Astellatech Inc | 成膜方法及びスパッタリング装置 |
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